📄 mcf5282.h
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#define MCF5282_SCM_CWCR_CWTAVAL (0x02)
#define MCF5282_SCM_CWCR_CWTIC (0x01)
#define MCF5282_SCM_LPICR_ENBSTOP (0x80)
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#define MCF5282_SCM_CWSR_SEQ1 (0x55)
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#define MCF5282_SCM_DMAREQC_DMAC3(x) (((x)&0x000F)<<12)
#define MCF5282_SCM_DMAREQC_DMAC2(x) (((x)&0x000F)<<8)
#define MCF5282_SCM_DMAREQC_DMAC1(x) (((x)&0x000F)<<4)
#define MCF5282_SCM_DMAREQC_DMAC0(x) (((x)&0x000F))
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#define MCF5282_SCM_MPARK_M2_PRTY(x) (((x)&0x03)<<20)
#define MCF5282_SCM_MPARK_M0_PRTY(x) (((x)&0x03)<<18)
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#define MCF5282_SCM_MPARK_LCKOUT_TIME(x) (((x)&0x000F)<<8)
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#define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_E (0xF)
/*********************************************************************
*
* SDRAM Controller Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_SDRAMC_DCR (*(vuint16 *)(void *)(&__IPSBAR[0x0040]))
#define MCF5282_SDRAMC_DACR0 (*(vuint32 *)(void *)(&__IPSBAR[0x0048]))
#define MCF5282_SDRAMC_DMR0 (*(vuint32 *)(void *)(&__IPSBAR[0x004C]))
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#define MCF5282_SDRAMC_DMR1 (*(vuint32 *)(void *)(&__IPSBAR[0x0054]))
/* Bit level definitions and macros */
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#define MCF5282_SDRAMC_DACR_CBM(x) (((x)&0x07)<<8)
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/*********************************************************************
*
* Chip Select Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_CS0_CSAR (*(vuint16 *)(void *)(&__IPSBAR[0x0080]))
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#define MCF5282_CS4_CSMR (*(vuint32 *)(void *)(&__IPSBAR[0x00B4]))
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#define MCF5282_CS5_CSCR (*(vuint16 *)(void *)(&__IPSBAR[0x00C6]))
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#define MCF5282_CS6_CSMR (*(vuint32 *)(void *)(&__IPSBAR[0x00CC]))
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#define MCF5282_CS_CSCR(x) (*(vuint16 *)(void *)(&__IPSBAR[0x008A+(x*0x0C)]))
/* Bit level definitions and macros */
#define MCF5282_CS_CSAR_BA(a) (uint16)(((a)&0xFFFF0000)>>16)
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#define MCF5282_CS_CSMR_BAM_256M (0x0FFF0000)
#define MCF5282_CS_CSMR_BAM_128M (0x07FF0000)
#define MCF5282_CS_CSMR_BAM_64M (0x03FF0000)
#define MCF5282_CS_CSMR_BAM_32M (0x01FF0000)
#define MCF5282_CS_CSMR_BAM_16M (0x00FF0000)
#define MCF5282_CS_CSMR_BAM_8M (0x007F0000)
#define MCF5282_CS_CSMR_BAM_4M (0x003F0000)
#define MCF5282_CS_CSMR_BAM_2M (0x001F0000)
#define MCF5282_CS_CSMR_BAM_1M (0x000F0000)
#define MCF5282_CS_CSMR_BAM_1024K (0x000F0000)
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#define MCF5282_CS_CSMR_WP (0x00000100)
#define MCF5282_CS_CSMR_AM (0x00000040)
#define MCF5282_CS_CSMR_CI (0x00000020)
#define MCF5282_CS_CSMR_SC (0x00000010)
#define MCF5282_CS_CSMR_SD (0x00000008)
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#define MCF5282_CS_CSCR_WS(x) (((x)&0x0F)<<10)
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#define MCF5282_CS_CSCR_PS_16 (0x0080)
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#define MCF5282_CS_CSCR_BEM (0x0020)
#define MCF5282_CS_CSCR_BSTR (0x0010)
#define MCF5282_CS_CSCR_BSTW (0x0008)
/*********************************************************************
*
* Direct Memory Access (DMA) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_DMA0_SAR (*(vuint32 *)(void *)(&__IPSBAR[0x0100]))
#define MCF5282_DMA0_DAR (*(vuint32 *)(void *)(&__IPSBAR[0x0104]))
#define MCF5282_DMA0_DCR (*(vuint32 *)(void *)(&__IPSBAR[0x0108]))
#define MCF5282_DMA0_BCR (*(vuint32 *)(void *)(&__IPSBAR[0x010C]))
#define MCF5282_DMA0_DSR (*(vuint8 *)(void *)(&__IPSBAR[0x0110]))
#define MCF5282_DMA1_SAR (*(vuint32 *)(void *)(&__IPSBAR[0x0140]))
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#define MCF5282_DMA1_DCR (*(vuint32 *)(void *)(&__IPSBAR[0x0148]))
#define MCF5282_DMA1_BCR (*(vuint32 *)(void *)(&__IPSBAR[0x014C]))
#define MCF5282_DMA1_DSR (*(vuint8 *)(void *)(&__IPSBAR[0x0150]))
#define MCF5282_DMA2_SAR (*(vuint32 *)(void *)(&__IPSBAR[0x0180]))
#define MCF5282_DMA2_DAR (*(vuint32 *)(void *)(&__IPSBAR[0x0184]))
#define MCF5282_DMA2_DCR (*(vuint32 *)(void *)(&__IPSBAR[0x0188]))
#define MCF5282_DMA2_BCR (*(vuint32 *)(void *)(&__IPSBAR[0x018C]))
#define MCF5282_DMA2_DSR (*(vuint8 *)(void *)(&__IPSBAR[0x0190]))
#define MCF5282_DMA3_SAR (*(vuint32 *)(void *)(&__IPSBAR[0x01C0]))
#define MCF5282_DMA3_DAR (*(vuint32 *)(void *)(&__IPSBAR[0x01C4]))
#define MCF5282_DMA3_DCR (*(vuint32 *)(void *)(&__IPSBAR[0x01C8]))
#define MCF5282_DMA3_BCR (*(vuint32 *)(void *)(&__IPSBAR[0x01CC]))
#define MCF5282_DMA3_DSR (*(vuint8 *)(void *)(&__IPSBAR[0x01D0]))
#define MCF5282_DMA_SAR(x) (*(vuint32 *)(void *)(&__IPSBAR[0x0100+(x*0x40)]))
#define MCF5282_DMA_DAR(x) (*(vuint32 *)(void *)(&__IPSBAR[0x0104+(x*0x40)]))
#define MCF5282_DMA_DCR(x) (*(vuint32 *)(void *)(&__IPSBAR[0x0108+(x*0x40)]))
#define MCF5282_DMA_BCR(x) (*(vuint32 *)(void *)(&__IPSBAR[0x010C+(x*0x40)]))
#define MCF5282_DMA_DSR(x) (*(vuint8 *)(void *)(&__IPSBAR[0x0110+(x*0x40)]))
/* Bit level definitions and macros */
#define MCF5282_DMA_DCR_INT (0x80000000)
#define MCF5282_DMA_DCR_EEXT (0x40000000)
#define MCF5282_DMA_DCR_CS (0x20000000)
#define MCF5282_DMA_DCR_AA (0x10000000)
#define MCF5282_DMA_DCR_BWC_DMA (0x00000000)
#define MCF5282_DMA_DCR_BWC_512 (0x02000000)
#define MCF5282_DMA_DCR_BWC_1024 (0x04000000)
#define MCF5282_DMA_DCR_BWC_2048 (0x06000000)
#define MCF5282_DMA_DCR_BWC_4096 (0x08000000)
#define MCF5282_DMA_DCR_BWC_8192 (0x0A000000)
#define MCF5282_DMA_DCR_BWC_16384 (0x0C000000)
#define MCF5282_DMA_DCR_BWC_32768 (0x0E000000)
#define MCF5282_DMA_DCR_SINC (0x00400000)
#define MCF5282_DMA_DCR_SSIZE_LONG (0x00000000)
#define MCF5282_DMA_DCR_SSIZE_BYTE (0x00100000)
#define MCF5282_DMA_DCR_SSIZE_WORD (0x00200000)
#define MCF5282_DMA_DCR_SSIZE_LINE (0x00300000)
#define MCF5282_DMA_DCR_DINC (0x00080000)
#define MCF5282_DMA_DCR_DSIZE_LONG (0x00000000)
#define MCF5282_DMA_DCR_DSIZE_BYTE (0x00020000)
#define MCF5282_DMA_DCR_DSIZE_WORD (0x00040000)
#define MCF5282_DMA_DCR_START (0x00010000)
#define MCF5282_DMA_DCR_AT (0x00008000)
#define MCF5282_DMA_DSR_CE (0x40)
#define MCF5282_DMA_DSR_BES (0x20)
#define MCF5282_DMA_DSR_BED (0x10)
#define MCF5282_DMA_DSR_REQ (0x04)
#define MCF5282_DMA_DSR_BSY (0x02)
#define MCF5282_DMA_DSR_DONE (0x01)
/*********************************************************************
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