📄 div.v
字号:
module div(clk,clk_div);
input clk;
output clk_div;
reg clk_div;
reg t;
initial
begin
clk_div<=0;
t=1;
end
always @ (posedge clk)
begin
clk_div=~clk_div;
end
endmodule
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -