iir_filter.v

来自「使用ＭＡＴＬＡＢ工具」· Verilog 代码 · 共 39 行

module  iir_filter   ( 
                      din    ,
                      dout   ,
                      fltsel ,
                      clk    ,
                      ce     ,
                      clk_1  ,
                      ce_1   ,
                      rstn
                      );

input [17:0]  din     ;  
output[17:0]  dout    ;
input         fltsel  ; // Used to select iir_2
input         clk     ;
input         ce      ;
input         clk_1   ;
input         ce_1    ;
input         rstn    ;

initial
begin
    $fsdbDumpvars(0,iir_filter);
    $fsdbDumpfile("test.fsdb");
end

iir_6_filter iir_filter ( 
                      .din    (din[17:0]   ) ,
                      .dout   (dout[17:0]  ) ,
                      .fltsel (fltsel      ) ,
                      .clk    (clk         ) ,
                      .ce_50k (ce          ) ,
                      .ce_25k (ce_1        ) ,
                      .rstn   (rstn        )
                      );

endmodule