fir_top.v

来自「使用ＭＡＴＬＡＢ工具」· Verilog 代码 · 共 38 行

module fir_top (din , dout, clk, ce, rstn);

input [11:0]  din  ;
output[31:0]  dout ;
input         clk  ;
input         ce   ;
input         rstn ;

wire [11:0]   din  ;
wire [31:0]   dout ;
wire          clk  , ce ;

reg  enable ;
always @(negedge clk )
begin
   enable <= #3  ce ;
end

wire          sys_clk = clk & enable ;
 
fir_160_tap inst_fir(  
                  .din (din      ) ,
                  .dout(dout     ) ,
                  .clk (clk      ) ,
                  .rstn(rstn     ) 
                  );  

/////////////////////////////////////////////////
initial
begin
    $fsdbDumpvars (0, fir_top    );
    $fsdbDumpfile ("fir_top.fsdb");
end 

//////////////////////////////////////////////////
endmodule