📄 setpmoto.tan.rpt
字号:
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; GCLK3 ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'GCLK3' ;
+-----------------------------------------+-----------------------------------------------------+---------------------------+---------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+---------------------------+---------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 72.29 MHz ( period = 13.834 ns ) ; step_motor:inst1|comp[4] ; step_motor:inst1|d_ff[6] ; GCLK3 ; GCLK3 ; None ; None ; 8.480 ns ;
; N/A ; 72.29 MHz ( period = 13.834 ns ) ; step_motor:inst1|comp[4] ; step_motor:inst1|d_ff[7] ; GCLK3 ; GCLK3 ; None ; None ; 8.480 ns ;
; N/A ; 72.29 MHz ( period = 13.834 ns ) ; step_motor:inst1|comp[4] ; step_motor:inst1|d_ff[8] ; GCLK3 ; GCLK3 ; None ; None ; 8.480 ns ;
; N/A ; 72.29 MHz ( period = 13.834 ns ) ; step_motor:inst1|comp[4] ; step_motor:inst1|d_ff[9] ; GCLK3 ; GCLK3 ; None ; None ; 8.480 ns ;
; N/A ; 72.29 MHz ( period = 13.834 ns ) ; step_motor:inst1|comp[4] ; step_motor:inst1|d_ff[10] ; GCLK3 ; GCLK3 ; None ; None ; 8.480 ns ;
; N/A ; 72.29 MHz ( period = 13.834 ns ) ; step_motor:inst1|comp[4] ; step_motor:inst1|d_ff[11] ; GCLK3 ; GCLK3 ; None ; None ; 8.480 ns ;
; N/A ; 72.30 MHz ( period = 13.831 ns ) ; step_motor:inst1|comp[1] ; step_motor:inst1|d_ff[6] ; GCLK3 ; GCLK3 ; None ; None ; 8.477 ns ;
; N/A ; 72.30 MHz ( period = 13.831 ns ) ; step_motor:inst1|comp[1] ; step_motor:inst1|d_ff[7] ; GCLK3 ; GCLK3 ; None ; None ; 8.477 ns ;
; N/A ; 72.30 MHz ( period = 13.831 ns ) ; step_motor:inst1|comp[1] ; step_motor:inst1|d_ff[8] ; GCLK3 ; GCLK3 ; None ; None ; 8.477 ns ;
; N/A ; 72.30 MHz ( period = 13.831 ns ) ; step_motor:inst1|comp[1] ; step_motor:inst1|d_ff[9] ; GCLK3 ; GCLK3 ; None ; None ; 8.477 ns ;
; N/A ; 72.30 MHz ( period = 13.831 ns ) ; step_motor:inst1|comp[1] ; step_motor:inst1|d_ff[10] ; GCLK3 ; GCLK3 ; None ; None ; 8.477 ns ;
; N/A ; 72.30 MHz ( period = 13.831 ns ) ; step_motor:inst1|comp[1] ; step_motor:inst1|d_ff[11] ; GCLK3 ; GCLK3 ; None ; None ; 8.477 ns ;
; N/A ; 72.62 MHz ( period = 13.771 ns ) ; step_motor:inst1|comp[5] ; step_motor:inst1|d_ff[6] ; GCLK3 ; GCLK3 ; None ; None ; 8.417 ns ;
; N/A ; 72.62 MHz ( period = 13.771 ns ) ; step_motor:inst1|comp[5] ; step_motor:inst1|d_ff[7] ; GCLK3 ; GCLK3 ; None ; None ; 8.417 ns ;
; N/A ; 72.62 MHz ( period = 13.771 ns ) ; step_motor:inst1|comp[5] ; step_motor:inst1|d_ff[8] ; GCLK3 ; GCLK3 ; None ; None ; 8.417 ns ;
; N/A ; 72.62 MHz ( period = 13.771 ns ) ; step_motor:inst1|comp[5] ; step_motor:inst1|d_ff[9] ; GCLK3 ; GCLK3 ; None ; None ; 8.417 ns ;
; N/A ; 72.62 MHz ( period = 13.771 ns ) ; step_motor:inst1|comp[5] ; step_motor:inst1|d_ff[10] ; GCLK3 ; GCLK3 ; None ; None ; 8.417 ns ;
; N/A ; 72.62 MHz ( period = 13.771 ns ) ; step_motor:inst1|comp[5] ; step_motor:inst1|d_ff[11] ; GCLK3 ; GCLK3 ; None ; None ; 8.417 ns ;
; N/A ; 73.20 MHz ( period = 13.662 ns ) ; step_motor:inst1|comp[2] ; step_motor:inst1|d_ff[6] ; GCLK3 ; GCLK3 ; None ; None ; 8.308 ns ;
; N/A ; 73.20 MHz ( period = 13.662 ns ) ; step_motor:inst1|comp[2] ; step_motor:inst1|d_ff[7] ; GCLK3 ; GCLK3 ; None ; None ; 8.308 ns ;
; N/A ; 73.20 MHz ( period = 13.662 ns ) ; step_motor:inst1|comp[2] ; step_motor:inst1|d_ff[8] ; GCLK3 ; GCLK3 ; None ; None ; 8.308 ns ;
; N/A ; 73.20 MHz ( period = 13.662 ns ) ; step_motor:inst1|comp[2] ; step_motor:inst1|d_ff[9] ; GCLK3 ; GCLK3 ; None ; None ; 8.308 ns ;
; N/A ; 73.20 MHz ( period = 13.662 ns ) ; step_motor:inst1|comp[2] ; step_motor:inst1|d_ff[10] ; GCLK3 ; GCLK3 ; None ; None ; 8.308 ns ;
; N/A ; 73.20 MHz ( period = 13.662 ns ) ; step_motor:inst1|comp[2] ; step_motor:inst1|d_ff[11] ; GCLK3 ; GCLK3 ; None ; None ; 8.308 ns ;
; N/A ; 74.27 MHz ( period = 13.465 ns ) ; step_motor:inst1|comp[0] ; step_motor:inst1|d_ff[6] ; GCLK3 ; GCLK3 ; None ; None ; 8.111 ns ;
; N/A ; 74.27 MHz ( period = 13.465 ns ) ; step_motor:inst1|comp[0] ; step_motor:inst1|d_ff[7] ; GCLK3 ; GCLK3 ; None ; None ; 8.111 ns ;
; N/A ; 74.27 MHz ( period = 13.465 ns ) ; step_motor:inst1|comp[0] ; step_motor:inst1|d_ff[8] ; GCLK3 ; GCLK3 ; None ; None ; 8.111 ns ;
; N/A ; 74.27 MHz ( period = 13.465 ns ) ; step_motor:inst1|comp[0] ; step_motor:inst1|d_ff[9] ; GCLK3 ; GCLK3 ; None ; None ; 8.111 ns ;
; N/A ; 74.27 MHz ( period = 13.465 ns ) ; step_motor:inst1|comp[0] ; step_motor:inst1|d_ff[10] ; GCLK3 ; GCLK3 ; None ; None ; 8.111 ns ;
; N/A ; 74.27 MHz ( period = 13.465 ns ) ; step_motor:inst1|comp[0] ; step_motor:inst1|d_ff[11] ; GCLK3 ; GCLK3 ; None ; None ; 8.111 ns ;
; N/A ; 75.45 MHz ( period = 13.254 ns ) ; step_motor:inst1|comp[9] ; step_motor:inst1|d_ff[6] ; GCLK3 ; GCLK3 ; None ; None ; 7.900 ns ;
; N/A ; 75.45 MHz ( period = 13.254 ns ) ; step_motor:inst1|comp[9] ; step_motor:inst1|d_ff[7] ; GCLK3 ; GCLK3 ; None ; None ; 7.900 ns ;
; N/A ; 75.45 MHz ( period = 13.254 ns ) ; step_motor:inst1|comp[9] ; step_motor:inst1|d_ff[8] ; GCLK3 ; GCLK3 ; None ; None ; 7.900 ns ;
; N/A ; 75.45 MHz ( period = 13.254 ns ) ; step_motor:inst1|comp[9] ; step_motor:inst1|d_ff[9] ; GCLK3 ; GCLK3 ; None ; None ; 7.900 ns ;
; N/A ; 75.45 MHz ( period = 13.254 ns ) ; step_motor:inst1|comp[9] ; step_motor:inst1|d_ff[10] ; GCLK3 ; GCLK3 ; None ; None ; 7.900 ns ;
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