📄 proj.tan.rpt
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; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; clk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'clk' ;
+-----------------------------------------+-----------------------------------------------------+-------------------------+-------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-----------------------------------------+-----------------------------------------------------+-------------------------+-------------------------+------------+----------+-----------------------------+---------------------------+-------------------------+
; N/A ; 69.93 MHz ( period = 14.300 ns ) ; lcd:inst|counter[5] ; lcd:inst|counter[0] ; clk ; clk ; None ; None ; 9.138 ns ;
; N/A ; 69.93 MHz ( period = 14.300 ns ) ; lcd:inst|counter[5] ; lcd:inst|counter[1] ; clk ; clk ; None ; None ; 9.138 ns ;
; N/A ; 69.93 MHz ( period = 14.300 ns ) ; lcd:inst|counter[5] ; lcd:inst|counter[2] ; clk ; clk ; None ; None ; 9.138 ns ;
; N/A ; 69.93 MHz ( period = 14.300 ns ) ; lcd:inst|counter[5] ; lcd:inst|counter[6] ; clk ; clk ; None ; None ; 9.138 ns ;
; N/A ; 69.93 MHz ( period = 14.300 ns ) ; lcd:inst|counter[5] ; lcd:inst|counter[4] ; clk ; clk ; None ; None ; 9.138 ns ;
; N/A ; 69.93 MHz ( period = 14.300 ns ) ; lcd:inst|counter[5] ; lcd:inst|counter[5] ; clk ; clk ; None ; None ; 9.138 ns ;
; N/A ; 69.93 MHz ( period = 14.300 ns ) ; lcd:inst|counter[5] ; lcd:inst|counter[3] ; clk ; clk ; None ; None ; 9.138 ns ;
; N/A ; 70.09 MHz ( period = 14.267 ns ) ; lcd:inst|counter[4] ; lcd:inst|counter[0] ; clk ; clk ; None ; None ; 9.105 ns ;
; N/A ; 70.09 MHz ( period = 14.267 ns ) ; lcd:inst|counter[4] ; lcd:inst|counter[1] ; clk ; clk ; None ; None ; 9.105 ns ;
; N/A ; 70.09 MHz ( period = 14.267 ns ) ; lcd:inst|counter[4] ; lcd:inst|counter[2] ; clk ; clk ; None ; None ; 9.105 ns ;
; N/A ; 70.09 MHz ( period = 14.267 ns ) ; lcd:inst|counter[4] ; lcd:inst|counter[6] ; clk ; clk ; None ; None ; 9.105 ns ;
; N/A ; 70.09 MHz ( period = 14.267 ns ) ; lcd:inst|counter[4] ; lcd:inst|counter[4] ; clk ; clk ; None ; None ; 9.105 ns ;
; N/A ; 70.09 MHz ( period = 14.267 ns ) ; lcd:inst|counter[4] ; lcd:inst|counter[5] ; clk ; clk ; None ; None ; 9.105 ns ;
; N/A ; 70.09 MHz ( period = 14.267 ns ) ; lcd:inst|counter[4] ; lcd:inst|counter[3] ; clk ; clk ; None ; None ; 9.105 ns ;
; N/A ; 70.39 MHz ( period = 14.207 ns ) ; lcd:inst|state[5] ; lcd:inst|counter[0] ; clk ; clk ; None ; None ; 9.045 ns ;
; N/A ; 70.39 MHz ( period = 14.207 ns ) ; lcd:inst|state[5] ; lcd:inst|counter[1] ; clk ; clk ; None ; None ; 9.045 ns ;
; N/A ; 70.39 MHz ( period = 14.207 ns ) ; lcd:inst|state[5] ; lcd:inst|counter[2] ; clk ; clk ; None ; None ; 9.045 ns ;
; N/A ; 70.39 MHz ( period = 14.207 ns ) ; lcd:inst|state[5] ; lcd:inst|counter[6] ; clk ; clk ; None ; None ; 9.045 ns ;
; N/A ; 70.39 MHz ( period = 14.207 ns ) ; lcd:inst|state[5] ; lcd:inst|counter[4] ; clk ; clk ; None ; None ; 9.045 ns ;
; N/A ; 70.39 MHz ( period = 14.207 ns ) ; lcd:inst|state[5] ; lcd:inst|counter[5] ; clk ; clk ; None ; None ; 9.045 ns ;
; N/A ; 70.39 MHz ( period = 14.207 ns ) ; lcd:inst|state[5] ; lcd:inst|counter[3] ; clk ; clk ; None ; None ; 9.045 ns ;
; N/A ; 70.72 MHz ( period = 14.140 ns ) ; lcd:inst|state[3] ; lcd:inst|state[9] ; clk ; clk ; None ; None ; 8.978 ns ;
; N/A ; 70.78 MHz ( period = 14.129 ns ) ; lcd:inst|state[3] ; lcd:inst|state[3] ; clk ; clk ; None ; None ; 8.967 ns ;
; N/A ; 71.18 MHz ( period = 14.048 ns ) ; lcd:inst|state[2] ; lcd:inst|state[9] ; clk ; clk ; None ; None ; 8.886 ns ;
; N/A ; 71.24 MHz ( period = 14.037 ns ) ; lcd:inst|state[2] ; lcd:inst|state[3] ; clk ; clk ; None ; None ; 8.875 ns ;
; N/A ; 71.26 MHz ( period = 14.033 ns ) ; lcd:inst|state[7] ; lcd:inst|counter[0] ; clk ; clk ; None ; None ; 8.871 ns ;
; N/A ; 71.26 MHz ( period = 14.033 ns ) ; lcd:inst|state[7] ; lcd:inst|counter[1] ; clk ; clk ; None ; None ; 8.871 ns ;
; N/A ; 71.26 MHz ( period = 14.033 ns ) ; lcd:inst|state[7] ; lcd:inst|counter[2] ; clk ; clk ; None ; None ; 8.871 ns ;
; N/A ; 71.26 MHz ( period = 14.033 ns ) ; lcd:inst|state[7] ; lcd:inst|counter[6] ; clk ; clk ; None ; None ; 8.871 ns ;
; N/A ; 71.26 MHz ( period = 14.033 ns ) ; lcd:inst|state[7] ; lcd:inst|counter[4] ; clk ; clk ; None ; None ; 8.871 ns ;
; N/A ; 71.26 MHz ( period = 14.033 ns ) ; lcd:inst|state[7] ; lcd:inst|counter[5] ; clk ; clk ; None ; None ; 8.871 ns ;
; N/A ; 71.26 MHz ( period = 14.033 ns ) ; lcd:inst|state[7] ; lcd:inst|counter[3] ; clk ; clk ; None ; None ; 8.871 ns ;
; N/A ; 71.37 MHz ( period = 14.012 ns ) ; lcd:inst|state[4] ; lcd:inst|counter[0] ; clk ; clk ; None ; None ; 8.850 ns ;
; N/A ; 71.37 MHz ( period = 14.012 ns ) ; lcd:inst|state[4] ; lcd:inst|counter[1] ; clk ; clk ; None ; None ; 8.850 ns ;
; N/A ; 71.37 MHz ( period = 14.012 ns ) ; lcd:inst|state[4] ; lcd:inst|counter[2] ; clk ; clk ; None ; None ; 8.850 ns ;
; N/A ; 71.37 MHz ( period = 14.012 ns ) ; lcd:inst|state[4] ; lcd:inst|counter[6] ; clk ; clk ; None ; None ; 8.850 ns ;
; N/A ; 71.37 MHz ( period = 14.012 ns ) ; lcd:inst|state[4] ; lcd:inst|counter[4] ; clk ; clk ; None ; None ; 8.850 ns ;
; N/A ; 71.37 MHz ( period = 14.012 ns ) ; lcd:inst|state[4] ; lcd:inst|counter[5] ; clk ; clk ; None ; None ; 8.850 ns ;
; N/A ; 71.37 MHz ( period = 14.012 ns ) ; lcd:inst|state[4] ; lcd:inst|counter[3] ; clk ; clk ; None ; None ; 8.850 ns ;
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