📄 up3_board.map.rpt
字号:
; Allows Synchronous Control Signal Usage in Normal Mode Logic Cells ; On ; On ;
; Auto Resource Sharing ; Off ; Off ;
; Allow Any RAM Size For Recognition ; Off ; Off ;
; Allow Any ROM Size For Recognition ; Off ; Off ;
; Allow Any Shift Register Size For Recognition ; Off ; Off ;
+--------------------------------------------------------------------+---------------+---------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Restructuring Statistics (No Restructuring Performed) ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Multiplexer Inputs ; Bus Width ; Baseline Area ; Area if Restructured ; Saving if Restructured ; Registered ; Example Multiplexer Output ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+
; 2:1 ; 20 bits ; 20 LEs ; 20 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|tri_state_bridge_0_address[1] ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|E_shift_rot_cnt[4] ;
; 2:1 ; 16 bits ; 16 LEs ; 16 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0_data_master_arbitrator:the_cpu_0_data_master|dbs_16_reg_segment_0[4] ;
; 2:1 ; 16 bits ; 16 LEs ; 16 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0_instruction_master_arbitrator:the_cpu_0_instruction_master|dbs_16_reg_segment_0[10] ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|R_logic_op[0] ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|av_ld_align_cycle[0] ;
; 2:1 ; 8 bits ; 8 LEs ; 8 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|d_writedata[15] ;
; 3:1 ; 32 bits ; 64 LEs ; 64 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|E_shift_rot_result[10] ;
; 3:1 ; 20 bits ; 40 LEs ; 40 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|E_src1[13] ;
; 3:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cfi_flash_0_s1_wait_counter[3] ;
; 3:1 ; 32 bits ; 64 LEs ; 32 LEs ; 32 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|D_iw[31] ;
; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|av_ld_byte0_data[1] ;
; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|av_ld_byte3_data[0] ;
; 3:1 ; 8 bits ; 16 LEs ; 16 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|av_ld_byte2_data[6] ;
; 3:1 ; 12 bits ; 24 LEs ; 12 LEs ; 12 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|E_src1[0] ;
; 3:1 ; 16 bits ; 32 LEs ; 32 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|E_src2[11] ;
; 3:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cfi_flash_0_s1_wait_counter[2] ;
; 3:1 ; 8 bits ; 16 LEs ; 8 LEs ; 8 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|d_writedata[16] ;
; 3:1 ; 8 bits ; 16 LEs ; 16 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|d_writedata[31] ;
; 4:1 ; 8 bits ; 16 LEs ; 16 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|av_ld_byte1_data[5] ;
; 4:1 ; 22 bits ; 44 LEs ; 44 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|W_alu_result[3] ;
; 4:1 ; 15 bits ; 30 LEs ; 30 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|E_src2[22] ;
; 5:1 ; 20 bits ; 60 LEs ; 40 LEs ; 20 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|F_pc[18] ;
; 5:1 ; 10 bits ; 30 LEs ; 30 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|W_alu_result[22] ;
; 2:1 ; 16 bits ; 16 LEs ; 16 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|cpu_0_data_master_arbitrator:the_cpu_0_data_master|cpu_0_data_master_dbs_write_16[0] ;
; 2:1 ; 22 bits ; 22 LEs ; 22 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|E_arith_result[15] ;
; 2:1 ; 11 bits ; 11 LEs ; 11 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|payload_buffer_s1_arbitrator:the_payload_buffer_s1|payload_buffer_s1_address[0] ;
; 2:1 ; 10 bits ; 10 LEs ; 10 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|firmware_ROM_s1_arbitrator:the_firmware_ROM_s1|firmware_ROM_s1_address[9] ;
; 2:1 ; 4 bits ; 4 LEs ; 4 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|data_RAM_s1_arbitrator:the_data_RAM_s1|data_RAM_s1_byteenable[2] ;
; 2:1 ; 8 bits ; 8 LEs ; 8 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|data_RAM_s1_arbitrator:the_data_RAM_s1|data_RAM_s1_address[5] ;
; 2:1 ; 5 bits ; 5 LEs ; 5 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|comb~0 ;
; 2:1 ; 6 bits ; 6 LEs ; 6 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|jtag_uart_0:the_jtag_uart_0|av_readdata[4] ;
; 2:1 ; 9 bits ; 9 LEs ; 9 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|jtag_uart_0:the_jtag_uart_0|av_readdata[19] ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_instruction_master_granted_cfi_flash_0_s1~0 ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|tri_state_bridge_0_avalon_slave_arbitrator:the_tri_state_bridge_0_avalon_slave|cpu_0_data_master_byteenable_cfi_flash_0_s1[0] ;
; 2:1 ; 2 bits ; 2 LEs ; 2 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|D_compare_op[0] ;
; 4:1 ; 5 bits ; 10 LEs ; 10 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|D_dst_regnum[0] ;
; 4:1 ; 32 bits ; 64 LEs ; 64 LEs ; 0 LEs ; No ; |UP3_Board_top|UP3_Board:inst|cpu_0:the_cpu_0|E_logic_result[30] ;
; 3:1 ; 10 bits ; 20 LEs ; 10 LEs ; 10 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|count[3] ;
; 4:1 ; 2 bits ; 4 LEs ; 4 LEs ; 0 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[8] ;
; 5:1 ; 3 bits ; 9 LEs ; 6 LEs ; 3 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[3] ;
; 5:1 ; 4 bits ; 12 LEs ; 8 LEs ; 4 LEs ; Yes ; |UP3_Board_top|UP3_Board:inst|jtag_uart_0:the_jtag_uart_0|alt_jtag_atlantic:jtag_uart_0_alt_jtag_atlantic|td_shift[6] ;
; 3:1 ; 3 bits ; 6 LEs ; 3 LEs ; 3 LEs ; Yes ; |UP3_Board_top|sld_hub:sld_hub_inst|sld_dffex:IRSR|Q[1] ;
; 18:1 ; 4 bits ; 48 LEs ; 28 LEs ; 20 LEs ; Yes ; |UP3_Board_top|sld_hub:sld_hub_inst|sld_rom_sr:HUB_INFO_REG|WORD_SR[1] ;
+--------------------+-----------+---------------+----------------------+------------------------+------------+----------------------------------------------------------------------------------------------------------------------------------------------------------------+
+----------------------------------------------------------------+
; WYSIWYG Cells ;
+--------------------------------------------------------+-------+
; Statistic ; Value ;
+--------------------------------------------------------+-------+
; Number of WYSIWYG cells ; 229 ;
; Number of synthesis-generated cells ; 2744 ;
; Number of WYSIWYG LUTs ; 229 ;
; Number of synthesis-generated LUTs ; 1591 ;
; Number of WYSIWYG registers ; 156 ;
; Number of synthesis-generated registers ; 1475 ;
; Number of cells with combinational logic only ; 1342 ;
; Number of cells with registers only ; 1153 ;
; Number of cells with combinational logic and registers ; 478 ;
+--------------------------------------------------------+-------+
+------------------------------------------------------+
; General Register Statistics ;
+----------------------------------------------+-------+
; Statistic ; Value ;
+----------------------------------------------+-------+
; Number of registers using Synchronous Clear ; 47 ;
; Number of registers using Synchronous Load ; 144 ;
; Number of registers using Asynchronous Clear ; 549 ;
; Number of registers using Asynchronous Load ; 0 ;
; Number of registers using Clock Enable ; 1249 ;
; Number of registers using Output Enable ; 0 ;
; Number of registers using Preset ; 0 ;
+----------------------------------------------+-------+
+-----------+
; Hierarchy ;
+-----------+
UP3_Board_top
|-- UP3_Board:inst
|-- cpu_0:the_cpu_0
|-- lpm_counter:E_shift_rot_cnt_rtl_0
|-- cntr_fg8:auto_generated
|-- lpm_add_sub:add_rtl_1
|-- alt_stratix_add_sub:stratix_adder
|-- cpu_0_rf_module:cpu_0_rf
|-- altsyncram:the_altsyncram
|-- altsyncram_dno1:auto_generated
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