da.v

来自「FPGA编写的三角波发生器」· Verilog 代码 · 共 53 行

module DA(DAT,CLK,LOAD,LDAC,OUT);
output DAT,CLK,LOAD,LDAC;
reg DAT,CLK,LOAD,LDAC;
input[7:0]OUT;
reg[7:0] i;
always@(OUT)
begin
	CLK=0;
	DAT=1;
	LOAD=1;
	LDAC=1;
	
	DAT=0;
	CLK=1;
	CLK=~CLK;
	DAT=0;
	CLK=1;
	CLK=~CLK;
	/*
	DAT=0;
	CLK=1;
	CLK=0;
	DAT=OUT[7];
	CLK=1;
	CLK=0;
	DAT=OUT[6];
	CLK=1;
	CLK=0;	
	DAT=OUT[5];
	CLK=1;
	CLK=0;	
	DAT=OUT[4];
	CLK=1;
	CLK=0;	
	DAT=OUT[3];
	CLK=1;
	CLK=0;	
	DAT=OUT[2];
	CLK=1;
	CLK=0;	
	DAT=OUT[1];
	CLK=1;
	CLK=0;	
	DAT=OUT[0];
	CLK=1;
	CLK=0;	
	*/	
	LOAD=0;
	LOAD=1;
	LDAC=0;
	LDAC=1;
end
endmodule