chooseaddr.v

来自「FPGA编写的三角波发生器」· Verilog 代码 · 共 13 行

module chooseaddr(clk,addr0,en,addrs1,addrs2);
output[9:0]addr0;
input[9:0] addrs1,addrs2;
input en,clk;
reg[9:0]addr0;
always@(posedge clk)//可能有一个滞后
begin
	case(en)
		1'b1: addr0=addrs1;
		1'b0: addr0=addrs2;
	endcase
end
endmodule