ask1.vhd

ASK调制程序 基于VHDL

library ieee;
use ieee.std_logic_arith.all;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity ASK1 is
port(clk     :in std_logic;           --系统时钟
     start   :in std_logic;           --开始调制信号
     x     :in std_logic;           --基带信号
     y     :out std_logic);         --调制信号
end ASK1;
architecture behav of ASK1 is
signal q:integer range 0 to 3;         --分频计数器
signal f :std_logic;                 --载波信号
begin
process(clk)
begin
if clk'event and clk='1' then 
   if start='0' then q<=0;
   elsif q<1 then f<='1';q<=q+1; --改变q后面数字的大小，就可以改变载波信号的占空比
   elsif q=1 then f<='0';q<=0;    --改变q后面数字的大小，就可以改变载波信号的频率
   else  f<='0';q<=q+1;
   end if;
end if;
end process;
y<=x and f;                   --对基带码进行调制
end behav;