📄 latch000.v
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module latch000 (RNW,D,A,D_O,A_O); input [15:0] D,A; input RNW; output [15:0] D_O,A_O; wire RNW; wire [15:0] A,D; reg [15:0] A_O,D_O; always @(A or D or RNW) if (RNW) begin A_O = A; D_O = ~D; endendmodule
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