📄 rs232.tan.rpt
字号:
Timing Analyzer report for RS232
Sun Jan 01 15:58:06 2006
Version 5.0 Build 148 04/26/2005 SJ Full Version
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. Clock Setup: 'dataoutclk'
6. tsu
7. tco
8. tpd
9. th
10. Timing Analyzer Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2005 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
(including device programming or simulation files), and any
associated documentation or information are expressly subject
to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------------+-----------------------+------------+------------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------------+-----------------------+------------+------------+--------------+
; Worst-case tsu ; N/A ; None ; 5.491 ns ; sending ; dataoutCounter[3]~reg ; ; dataoutclk ; 0 ;
; Worst-case tco ; N/A ; None ; 8.154 ns ; outRegister[0]~reg ; data_to_urst ; dataoutclk ; ; 0 ;
; Worst-case tpd ; N/A ; None ; 11.507 ns ; sending ; data_to_urst ; ; ; 0 ;
; Worst-case th ; N/A ; None ; -4.112 ns ; dataoutset ; outRegister[2]~reg ; ; dataoutclk ; 0 ;
; Clock Setup: 'dataoutclk' ; N/A ; None ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[0]~reg ; dataoutCounter[2]~reg ; dataoutclk ; dataoutclk ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+------------------------------------------------+-----------------------+-----------------------+------------+------------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C3T144C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same as Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; Off ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; dataoutclk ; ; User Pin ; NONE ; 0.000 ns ; 0.000 ns ; NONE ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Setup: 'dataoutclk' ;
+-------+------------------------------------------------+-----------------------+-----------------------+------------+------------+-----------------------------+---------------------------+-------------------------+
; Slack ; Actual fmax (period) ; From ; To ; From Clock ; To Clock ; Required Setup Relationship ; Required Longest P2P Time ; Actual Longest P2P Time ;
+-------+------------------------------------------------+-----------------------+-----------------------+------------+------------+-----------------------------+---------------------------+-------------------------+
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[0]~reg ; dataoutCounter[2]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.903 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[1]~reg ; dataoutCounter[2]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.704 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; SendCountReset~reg ; dataoutCounter[3]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.629 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[0]~reg ; dataoutCounter[3]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.620 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; outRegister[3]~reg ; outRegister[2]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.503 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[1]~reg ; dataoutCounter[3]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.421 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[0]~reg ; SendCountReset~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.361 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; outRegister[7]~reg ; outRegister[6]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.330 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[2]~reg ; SendCountReset~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.302 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[0]~reg ; dataoutCounter[0]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.301 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[2]~reg ; dataoutCounter[2]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.300 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[2]~reg ; dataoutCounter[3]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.300 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[1]~reg ; dataoutCounter[1]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.291 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[1]~reg ; SendCountReset~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.162 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[3]~reg ; SendCountReset~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.126 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[3]~reg ; dataoutCounter[3]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.125 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; outRegister[1]~reg ; outRegister[0]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.122 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; outRegister[4]~reg ; outRegister[3]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.108 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; outRegister[5]~reg ; outRegister[4]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.107 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; dataoutCounter[0]~reg ; dataoutCounter[1]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.060 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; outRegister[6]~reg ; outRegister[5]~reg ; dataoutclk ; dataoutclk ; None ; None ; 1.014 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; SendCountReset~reg ; dataoutCounter[1]~reg ; dataoutclk ; dataoutclk ; None ; None ; 0.896 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; SendCountReset~reg ; dataoutCounter[2]~reg ; dataoutclk ; dataoutclk ; None ; None ; 0.894 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; SendCountReset~reg ; dataoutCounter[0]~reg ; dataoutclk ; dataoutclk ; None ; None ; 0.886 ns ;
; N/A ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; outRegister[2]~reg ; outRegister[1]~reg ; dataoutclk ; dataoutclk ; None ; None ; 0.846 ns ;
+-------+------------------------------------------------+-----------------------+-----------------------+------------+------------+-----------------------------+---------------------------+-------------------------+
+-------------------------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------------+-----------------------+------------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------------+-----------------------+------------+
; N/A ; None ; 5.491 ns ; sending ; dataoutCounter[3]~reg ; dataoutclk ;
; N/A ; None ; 5.410 ns ; Cpudata[7] ; outRegister[7]~reg ; dataoutclk ;
; N/A ; None ; 5.241 ns ; Cpudata[0] ; outRegister[0]~reg ; dataoutclk ;
; N/A ; None ; 5.051 ns ; Cpudata[2] ; outRegister[2]~reg ; dataoutclk ;
; N/A ; None ; 4.922 ns ; sending ; outRegister[3]~reg ; dataoutclk ;
; N/A ; None ; 4.921 ns ; sending ; outRegister[6]~reg ; dataoutclk ;
; N/A ; None ; 4.920 ns ; sending ; outRegister[5]~reg ; dataoutclk ;
; N/A ; None ; 4.913 ns ; sending ; outRegister[4]~reg ; dataoutclk ;
; N/A ; None ; 4.857 ns ; Cpudata[1] ; outRegister[1]~reg ; dataoutclk ;
; N/A ; None ; 4.838 ns ; sending ; outRegister[2]~reg ; dataoutclk ;
; N/A ; None ; 4.829 ns ; sending ; dataoutCounter[1]~reg ; dataoutclk ;
; N/A ; None ; 4.753 ns ; sending ; SendCountReset~reg ; dataoutclk ;
; N/A ; None ; 4.752 ns ; sending ; dataoutCounter[0]~reg ; dataoutclk ;
; N/A ; None ; 4.750 ns ; sending ; dataoutCounter[2]~reg ; dataoutclk ;
; N/A ; None ; 4.744 ns ; sending ; outRegister[0]~reg ; dataoutclk ;
; N/A ; None ; 4.742 ns ; sending ; outRegister[1]~reg ; dataoutclk ;
; N/A ; None ; 4.669 ns ; Cpudata[4] ; outRegister[4]~reg ; dataoutclk ;
; N/A ; None ; 4.647 ns ; Cpudata[3] ; outRegister[3]~reg ; dataoutclk ;
; N/A ; None ; 4.610 ns ; Cpudata[6] ; outRegister[6]~reg ; dataoutclk ;
; N/A ; None ; 4.450 ns ; dataoutset ; outRegister[1]~reg ; dataoutclk ;
; N/A ; None ; 4.440 ns ; Cpudata[5] ; outRegister[5]~reg ; dataoutclk ;
; N/A ; None ; 4.220 ns ; dataoutset ; outRegister[6]~reg ; dataoutclk ;
; N/A ; None ; 4.219 ns ; dataoutset ; outRegister[4]~reg ; dataoutclk ;
; N/A ; None ; 4.219 ns ; dataoutset ; outRegister[5]~reg ; dataoutclk ;
; N/A ; None ; 4.218 ns ; dataoutset ; outRegister[7]~reg ; dataoutclk ;
; N/A ; None ; 4.216 ns ; dataoutset ; outRegister[3]~reg ; dataoutclk ;
; N/A ; None ; 4.164 ns ; dataoutset ; outRegister[0]~reg ; dataoutclk ;
⌨️ 快捷键说明
复制代码
Ctrl + C
搜索代码
Ctrl + F
全屏模式
F11
切换主题
Ctrl + Shift + D
显示快捷键
?
增大字号
Ctrl + =
减小字号
Ctrl + -