verilog.v

来自「Cadence_Starter_Library」· Verilog 代码 · 共 33 行

// generated by newgenasym  Wed Oct 29 23:14:11 2008


module \74lvth244  (\1a1 , \1a2 , \1a3 , \1a4 , \1oe_n , \1y1 , \1y2 , \1y3 , \1y4 , \2a1 , \2a2 , \2a3 ,
        \2a4 , \2oe_n , \2y1 , \2y2 , \2y3 , \2y4 , gnd, vcc);
    input \1a1 ;
    input \1a2 ;
    input \1a3 ;
    input \1a4 ;
    output \1oe_n ;
    output \1y1 ;
    output \1y2 ;
    output \1y3 ;
    output \1y4 ;
    input \2a1 ;
    input \2a2 ;
    input \2a3 ;
    input \2a4 ;
    output \2oe_n ;
    output \2y1 ;
    output \2y2 ;
    output \2y3 ;
    output \2y4 ;
    input gnd;
    input vcc;


    initial
        begin
        end

endmodule