verilog.v

来自「Cadence_Starter_Library」· Verilog 代码 · 共 31 行

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module tlc5602 (agnd, aout, avdd1, avdd2, clk, comp, d0, d1, d2, d3, d4, d5, d6,
        d7, dgnd, dvdd1, dvdd2, ref);
    input agnd;
    output aout;
    input avdd1;
    input avdd2;
    input clk;
    input comp;
    input d0;
    input d1;
    input d2;
    input d3;
    input d4;
    input d5;
    input d6;
    input d7;
    input dgnd;
    input dvdd1;
    input dvdd2;
    input ref;


    initial
        begin
        end

endmodule