📄 test_lvds.v.bak
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`timescale 1 ns / 1 nsmodule test_lvds(); reg clk_i; reg reset_n; wire rx_i; wire tx_o; wire [7:0] data_re; always #50 clk_i =~clk_i; assign rx_i = tx_o; lvds lvds_inst( .rx_i(rx_i), .clk_i(clk_i), .tx_o(tx_o), .reset_n(reset_n), .data_reveive(data_re)); initial begin clk_i <=0; reset_n <=0; #500 reset_n <=1;endendmodule
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