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📄 dds.fit.rpt

📁 DDS的DSP实现
💻 RPT
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; SubDDS:SubDDSi|SAdderSub:u9|result[25]~reg0                                                                                                                        ; 2       ;
; SubDDS:SubDDSi|SAdderSub:u9|lpm_add_sub:i_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[6]                                                                      ; 2       ;
; SubDDS:SubDDSi|SRED:BusConversion3i|AROUND:grnd_ur|lpm_add_sub:i_rtl_0|addcore:adder|a_csnbuffer:result_node|cout[11]                                              ; 2       ;
; SubDDS:SubDDSi|SAdderSub:u9|result[21]~reg0                                                                                                                        ; 2       ;
; SubDDS:SubDDSi|SAdderSub:u9|lpm_add_sub:i_rtl_3|addcore:adder|a_csnbuffer:result_node|cout[2]                                                                      ; 2       ;
; SubDDS:SubDDSi|AltiMult:Product1i|lpm_mult:glpm_pipe_L|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[2]|addcore:adder|a_csnbuffer:result_node|cout[7]       ; 2       ;
; SubDDS:SubDDSi|AltiMult:Product1i|lpm_mult:glpm_pipe_L|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[1]|addcore:adder|a_csnbuffer:result_node|cout[11]      ; 2       ;
; SubDDS:SubDDSi|SAdderSub:u9|result[23]~reg0                                                                                                                        ; 2       ;
; SubDDS:SubDDSi|AltiMult:Product1i|lpm_mult:glpm_pipe_L|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[2]|addcore:adder|a_csnbuffer:result_node|cout[8]       ; 2       ;
; SubDDS:SubDDSi|SAdderSub:u9|result[22]~reg0                                                                                                                        ; 2       ;
; SubDDS:SubDDSi|SAdderSub:u9|result[24]~reg0                                                                                                                        ; 2       ;
; SubDDS:SubDDSi|AltiMult:Product1i|lpm_mult:glpm_pipe_L|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[2]|addcore:adder|a_csnbuffer:result_node|cout[1]       ; 2       ;
; SubDDS:SubDDSi|AltiMult:Product1i|lpm_mult:glpm_pipe_L|multcore:mult_core|mpar_add:padder|lpm_add_sub:adder[2]|addcore:adder|a_csnbuffer:result_node|cout[0]       ; 2       ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------+---------+


+-------------------------------------------+
; LAB                                       ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0                        ; 171            ;
; 1                        ; 6              ;
; 2                        ; 5              ;
; 3                        ; 0              ;
; 4                        ; 0              ;
; 5                        ; 4              ;
; 6                        ; 2              ;
; 7                        ; 4              ;
; 8                        ; 24             ;
+--------------------------+----------------+


+----------------------------------------------+
; Local Routing Interconnect                   ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0                           ; 200            ;
; 1                           ; 5              ;
; 2                           ; 4              ;
; 3                           ; 4              ;
; 4                           ; 1              ;
; 5                           ; 2              ;
+-----------------------------+----------------+


+---------------------------------------------+
; LAB External Interconnect                   ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0                          ; 171            ;
; 1                          ; 0              ;
; 2                          ; 6              ;
; 3                          ; 5              ;
; 4                          ; 1              ;
; 5                          ; 3              ;
; 6                          ; 3              ;
; 7                          ; 2              ;
; 8                          ; 13             ;
; 9                          ; 1              ;
; 10                         ; 1              ;
; 11                         ; 3              ;
; 12                         ; 5              ;
; 13                         ; 0              ;
; 14                         ; 1              ;
; 15                         ; 0              ;
; 16                         ; 1              ;
+----------------------------+----------------+


+------------------------------------------------------------------------------------------+
; Row Interconnect                                                                         ;
+-------------------------------------------------------------------------------------------
; Row   ; Interconnect Used   ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+---------------------+-----------------------------+------------------------------+
;  A    ;  0 / 144 ( 0 % )    ;  0 / 72 ( 0 % )             ;  0 / 72 ( 0 % )              ;
;  B    ;  0 / 144 ( 0 % )    ;  0 / 72 ( 0 % )             ;  0 / 72 ( 0 % )              ;
;  C    ;  99 / 144 ( 68 % )  ;  37 / 72 ( 51 % )           ;  45 / 72 ( 62 % )            ;
;  D    ;  0 / 144 ( 0 % )    ;  0 / 72 ( 0 % )             ;  0 / 72 ( 0 % )              ;
;  E    ;  0 / 144 ( 0 % )    ;  10 / 72 ( 13 % )           ;  0 / 72 ( 0 % )              ;
;  F    ;  54 / 144 ( 37 % )  ;  3 / 72 ( 4 % )             ;  0 / 72 ( 0 % )              ;
; Total ;  153 / 864 ( 17 % ) ;  50 / 432 ( 11 % )          ;  45 / 432 ( 10 % )           ;
+-------+---------------------+-----------------------------+------------------------------+


+---------------------------+
; LAB Column Interconnect   ;
+----------------------------
; Col.  ; Interconnect Used ;
+-------+-------------------+
; 1     ;  0 / 24 ( 0 % )   ;
; 2     ;  0 / 24 ( 0 % )   ;
; 3     ;  0 / 24 ( 0 % )   ;
; 4     ;  0 / 24 ( 0 % )   ;
; 5     ;  0 / 24 ( 0 % )   ;
; 6     ;  0 / 24 ( 0 % )   ;
; 7     ;  1 / 24 ( 4 % )   ;
; 8     ;  0 / 24 ( 0 % )   ;
; 9     ;  0 / 24 ( 0 % )   ;
; 10    ;  0 / 24 ( 0 % )   ;
; 11    ;  0 / 24 ( 0 % )   ;
; 12    ;  0 / 24 ( 0 % )   ;
; 13    ;  0 / 24 ( 0 % )   ;
; 14    ;  0 / 24 ( 0 % )   ;
; 15    ;  1 / 24 ( 4 % )   ;
; 16    ;  5 / 24 ( 20 % )  ;
; 17    ;  0 / 24 ( 0 % )   ;
; 18    ;  5 / 24 ( 20 % )  ;
; 19    ;  1 / 24 ( 4 % )   ;
; 20    ;  0 / 24 ( 0 % )   ;
; 21    ;  0 / 24 ( 0 % )   ;
; 22    ;  1 / 24 ( 4 % )   ;
; 23    ;  0 / 24 ( 0 % )   ;
; 24    ;  0 / 24 ( 0 % )   ;
; 25    ;  0 / 24 ( 0 % )   ;
; 26    ;  0 / 24 ( 0 % )   ;
; 27    ;  0 / 24 ( 0 % )   ;
; 28    ;  0 / 24 ( 0 % )   ;
; 29    ;  0 / 24 ( 0 % )   ;
; 30    ;  0 / 24 ( 0 % )   ;
; 31    ;  0 / 24 ( 0 % )   ;
; 32    ;  0 / 24 ( 0 % )   ;
; 33    ;  2 / 24 ( 8 % )   ;
; 34    ;  1 / 24 ( 4 % )   ;
; 35    ;  0 / 24 ( 0 % )   ;
; 36    ;  0 / 24 ( 0 % )   ;
; Total ;  17 / 864 ( 1 % ) ;
+-------+-------------------+


+---------------------------+
; LAB Column Interconnect   ;
+----------------------------
; Col.  ; Interconnect Used ;
+-------+-------------------+
; 1     ;  4 / 48 ( 8 % )   ;
; Total ;  4 / 48 ( 8 % )   ;
+-------+-------------------+


+---------------------------------------------------------+
; Fitter Resource Usage Summary                           ;

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