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Timing Analyzer report for DECL7S
Mon Jun 18 00:24:23 2007
Version 5.1 Build 176 10/26/2005 SJ Full Version
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; Table of Contents ;
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1. Legal Notice
2. Timing Analyzer Summary
3. Timing Analyzer Settings
4. Clock Settings Summary
5. tsu
6. tco
7. th
8. Timing Analyzer Messages
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; Legal Notice ;
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and other software and tools, and its AMPP partner logic
functions, and any output files any of the foregoing
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+---------------------------------------------------------------------------------------------------------------------------------------------+
; Timing Analyzer Summary ;
+------------------------------+-------+---------------+-------------+----------------+----------------+------------+----------+--------------+
; Type ; Slack ; Required Time ; Actual Time ; From ; To ; From Clock ; To Clock ; Failed Paths ;
+------------------------------+-------+---------------+-------------+----------------+----------------+------------+----------+--------------+
; Worst-case tsu ; N/A ; None ; 2.333 ns ; A[0] ; LED7S[4]$latch ; -- ; A[2] ; 0 ;
; Worst-case tco ; N/A ; None ; 12.647 ns ; LED7S[0]$latch ; LED7S[0] ; A[0] ; -- ; 0 ;
; Worst-case th ; N/A ; None ; 0.838 ns ; A[1] ; LED7S[0]$latch ; -- ; A[0] ; 0 ;
; Total number of failed paths ; ; ; ; ; ; ; ; 0 ;
+------------------------------+-------+---------------+-------------+----------------+----------------+------------+----------+--------------+
+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option ; Setting ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name ; EP1C3T144C8 ; ; ; ;
; Timing Models ; Final ; ; ; ;
; Number of source nodes to report per destination node ; 10 ; ; ; ;
; Number of destination nodes to report ; 10 ; ; ; ;
; Number of paths to report ; 200 ; ; ; ;
; Report Minimum Timing Checks ; Off ; ; ; ;
; Use Fast Timing Models ; Off ; ; ; ;
; Report IO Paths Separately ; Off ; ; ; ;
; Default hold multicycle ; Same As Multicycle ; ; ; ;
; Cut paths between unrelated clock domains ; On ; ; ; ;
; Cut off read during write signal paths ; On ; ; ; ;
; Cut off feedback from I/O pins ; On ; ; ; ;
; Report Combined Fast/Slow Timing ; Off ; ; ; ;
; Ignore Clock Settings ; Off ; ; ; ;
; Analyze latches as synchronous elements ; On ; ; ; ;
; Enable Recovery/Removal analysis ; Off ; ; ; ;
; Enable Clock Latency ; Off ; ; ; ;
+-------------------------------------------------------+--------------------+------+----+-------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; Clock Node Name ; Clock Setting Name ; Type ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset ; Phase offset ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
; A[1] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; A[3] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; A[2] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
; A[0] ; ; User Pin ; None ; 0.000 ns ; 0.000 ns ; -- ; N/A ; N/A ; N/A ; ;
+-----------------+--------------------+----------+------------------+---------------+--------------+----------+-----------------------+---------------------+--------+--------------+
+----------------------------------------------------------------------+
; tsu ;
+-------+--------------+------------+------+----------------+----------+
; Slack ; Required tsu ; Actual tsu ; From ; To ; To Clock ;
+-------+--------------+------------+------+----------------+----------+
; N/A ; None ; 2.333 ns ; A[0] ; LED7S[4]$latch ; A[2] ;
; N/A ; None ; 2.330 ns ; A[0] ; LED7S[3]$latch ; A[2] ;
; N/A ; None ; 2.270 ns ; A[3] ; LED7S[4]$latch ; A[2] ;
; N/A ; None ; 2.265 ns ; A[0] ; LED7S[4]$latch ; A[1] ;
; N/A ; None ; 2.262 ns ; A[0] ; LED7S[3]$latch ; A[1] ;
; N/A ; None ; 2.262 ns ; A[3] ; LED7S[3]$latch ; A[2] ;
; N/A ; None ; 2.227 ns ; A[0] ; LED7S[4]$latch ; A[3] ;
; N/A ; None ; 2.224 ns ; A[0] ; LED7S[3]$latch ; A[3] ;
; N/A ; None ; 2.202 ns ; A[3] ; LED7S[4]$latch ; A[1] ;
; N/A ; None ; 2.194 ns ; A[3] ; LED7S[3]$latch ; A[1] ;
; N/A ; None ; 2.177 ns ; A[0] ; LED7S[4]$latch ; A[0] ;
; N/A ; None ; 2.174 ns ; A[0] ; LED7S[3]$latch ; A[0] ;
; N/A ; None ; 2.167 ns ; A[0] ; LED7S[1]$latch ; A[2] ;
; N/A ; None ; 2.166 ns ; A[0] ; LED7S[5]$latch ; A[2] ;
; N/A ; None ; 2.166 ns ; A[0] ; LED7S[6]$latch ; A[2] ;
; N/A ; None ; 2.164 ns ; A[3] ; LED7S[4]$latch ; A[3] ;
; N/A ; None ; 2.156 ns ; A[3] ; LED7S[3]$latch ; A[3] ;
; N/A ; None ; 2.114 ns ; A[3] ; LED7S[4]$latch ; A[0] ;
; N/A ; None ; 2.106 ns ; A[3] ; LED7S[3]$latch ; A[0] ;
; N/A ; None ; 2.099 ns ; A[0] ; LED7S[1]$latch ; A[1] ;
; N/A ; None ; 2.098 ns ; A[0] ; LED7S[5]$latch ; A[1] ;
; N/A ; None ; 2.098 ns ; A[0] ; LED7S[6]$latch ; A[1] ;
; N/A ; None ; 2.098 ns ; A[3] ; LED7S[1]$latch ; A[2] ;
; N/A ; None ; 2.096 ns ; A[3] ; LED7S[6]$latch ; A[2] ;
; N/A ; None ; 2.095 ns ; A[2] ; LED7S[4]$latch ; A[2] ;
; N/A ; None ; 2.088 ns ; A[3] ; LED7S[5]$latch ; A[2] ;
; N/A ; None ; 2.083 ns ; A[2] ; LED7S[3]$latch ; A[2] ;
; N/A ; None ; 2.061 ns ; A[0] ; LED7S[1]$latch ; A[3] ;
; N/A ; None ; 2.060 ns ; A[0] ; LED7S[5]$latch ; A[3] ;
; N/A ; None ; 2.060 ns ; A[0] ; LED7S[6]$latch ; A[3] ;
; N/A ; None ; 2.030 ns ; A[3] ; LED7S[1]$latch ; A[1] ;
; N/A ; None ; 2.028 ns ; A[3] ; LED7S[6]$latch ; A[1] ;
; N/A ; None ; 2.027 ns ; A[2] ; LED7S[4]$latch ; A[1] ;
; N/A ; None ; 2.020 ns ; A[3] ; LED7S[5]$latch ; A[1] ;
; N/A ; None ; 2.015 ns ; A[2] ; LED7S[3]$latch ; A[1] ;
; N/A ; None ; 2.011 ns ; A[0] ; LED7S[1]$latch ; A[0] ;
; N/A ; None ; 2.010 ns ; A[0] ; LED7S[5]$latch ; A[0] ;
; N/A ; None ; 2.010 ns ; A[0] ; LED7S[6]$latch ; A[0] ;
; N/A ; None ; 1.992 ns ; A[3] ; LED7S[1]$latch ; A[3] ;
; N/A ; None ; 1.990 ns ; A[3] ; LED7S[6]$latch ; A[3] ;
; N/A ; None ; 1.989 ns ; A[2] ; LED7S[4]$latch ; A[3] ;
; N/A ; None ; 1.982 ns ; A[3] ; LED7S[5]$latch ; A[3] ;
; N/A ; None ; 1.977 ns ; A[2] ; LED7S[3]$latch ; A[3] ;
; N/A ; None ; 1.942 ns ; A[3] ; LED7S[1]$latch ; A[0] ;
; N/A ; None ; 1.940 ns ; A[3] ; LED7S[6]$latch ; A[0] ;
; N/A ; None ; 1.939 ns ; A[2] ; LED7S[4]$latch ; A[0] ;
; N/A ; None ; 1.932 ns ; A[3] ; LED7S[5]$latch ; A[0] ;
; N/A ; None ; 1.927 ns ; A[2] ; LED7S[3]$latch ; A[0] ;
; N/A ; None ; 1.919 ns ; A[2] ; LED7S[1]$latch ; A[2] ;
; N/A ; None ; 1.918 ns ; A[2] ; LED7S[6]$latch ; A[2] ;
; N/A ; None ; 1.901 ns ; A[2] ; LED7S[5]$latch ; A[2] ;
; N/A ; None ; 1.851 ns ; A[2] ; LED7S[1]$latch ; A[1] ;
; N/A ; None ; 1.850 ns ; A[2] ; LED7S[6]$latch ; A[1] ;
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