tb_divide5.v

来自「这是一个五分频电路设计」· Verilog 代码 · 共 15 行

module tb_divide5error;
  reg clk,rst;
  wire clk5f;
  always #50  clk=~clk;
  
  initial
   begin
     clk=0;
     rst=1;   
     #5 rst=0;
     #5 rst=1;
   end
   
  divide5error divide5(.clk(clk),.rst(rst),.clk5(clk5f));
endmodule