myctrl.v

来自「单片机与fpga组成的dds,单片机部分的原码,其中有320*240的液晶屏的控」· Verilog 代码 · 共 17 行

module mainctrl( clk, phase,cs);
input clk;
output cs;
output[7:0] phase;

reg[13:0] counter;

always @(posedge clk)
  begin
	counter=counter+1;
  end

assign phase=counter[13:6];
assign cs=counter[3];
endmodule