asic74573.v

来自「计算实用教程adadad9851实用教程」· Verilog 代码 · 共 11 行

module ASIC74573(Ale,
                 Din,
                 Dout);
 input Ale;
 input [7:0] Din;
 output [7:0] Dout;
 reg [7:0] Dout;
 always @(negedge Ale)
    Dout<=Din;
endmodule