asic74138.v

来自「计算实用教程adadad9851实用教程」· Verilog 代码 · 共 26 行

module ASIC74138(Adin,CSout,E);
  
  input E;
  input [2:0] Adin;
  output [7:0] CSout;
  reg [7:0] CSout;
  
  always @(Adin or E)
    begin
      if(!E)
         CSout<=8'hff;
      else
         case(Adin)
            3'h0 :   CSout<=8'hfe;
            3'h1 :   CSout<=8'hfd;
            3'h2 :   CSout<=8'hfb;
            3'h3 :   CSout<=8'hf7;
            3'h4 :   CSout<=8'hef;
            3'h5 :   CSout<=8'hdf;
            3'h6 :   CSout<=8'hbf;
            3'h7 :   CSout<=8'h7f;
         endcase
    end  

endmodule