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计算实用教程adadad9851实用教程

; Worst-case tpd                                             ; N/A       ; None                             ; 16.596 ns                                      ; P2[4]                                                                                                   ; LCD_date[6]                                                                                                   ; --                                          ; --                                          ; 0            ;
; Worst-case th                                              ; N/A       ; None                             ; 4.681 ns                                       ; MX197_IN                                                                                                ; max195:inst21|DATA[4]                                                                                         ; --                                          ; CLK                                         ; 0            ;
; Clock Setup: 'CLK'                                         ; -1.918 ns ; 40.00 MHz ( period = 25.000 ns ) ; N/A                                            ; ROM256ADDR:inst10|Aout[7]                                                                               ; lpm_rom0:inst11|altsyncram:altsyncram_component|altsyncram_n8s:auto_generated|ram_block1a7~porta_address_reg7 ; altpll0:inst6|altpll:altpll_component|_clk0 ; CLK                                         ; 8            ;
; Clock Setup: 'altpll0:inst6|altpll:altpll_component|_clk0' ; 28.723 ns ; 32.00 MHz ( period = 31.250 ns ) ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; ROM256ADDR:inst10|Aout[1]                                                                               ; ROM256ADDR:inst10|Aout[5]                                                                                     ; altpll0:inst6|altpll:altpll_component|_clk0 ; altpll0:inst6|altpll:altpll_component|_clk0 ; 0            ;
; Clock Setup: 'ALE'                                         ; N/A       ; None                             ; Restricted to 275.03 MHz ( period = 3.636 ns ) ; ScanKey:inst29|Count[0]                                                                                 ; ScanKey:inst29|KC_temp[0]                                                                                     ; ALE                                         ; ALE                                         ; 0            ;
; Clock Hold: 'CLK'                                          ; -3.597 ns ; 40.00 MHz ( period = 25.000 ns ) ; N/A                                            ; max542:inst31|D_temp[1]                                                                                 ; max542:inst31|DATA[1]                                                                                         ; CLK                                         ; CLK                                         ; 19           ;
; Clock Hold: 'altpll0:inst6|altpll:altpll_component|_clk0'  ; 1.046 ns  ; 32.00 MHz ( period = 31.250 ns ) ; N/A                                            ; fp_5:inst7|Cout[1]                                                                                      ; fp_5:inst7|Cout[1]                                                                                            ; altpll0:inst6|altpll:altpll_component|_clk0 ; altpll0:inst6|altpll:altpll_component|_clk0 ; 0            ;
; Total number of failed paths                               ;           ;                                  ;                                                ;                                                                                                         ;                                                                                                               ;                                             ;                                             ; 27           ;
+------------------------------------------------------------+-----------+----------------------------------+------------------------------------------------+---------------------------------------------------------------------------------------------------------+---------------------------------------------------------------------------------------------------------------+---------------------------------------------+---------------------------------------------+--------------+


+------------------------------------------------------------------------------------------------------+
; Timing Analyzer Settings                                                                             ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Option                                                ; Setting            ; From ; To ; Entity Name ;
+-------------------------------------------------------+--------------------+------+----+-------------+
; Device Name                                           ; EP1C6Q240C8        ;      ;    ;             ;
; Timing Models                                         ; Final              ;      ;    ;             ;
; Number of source nodes to report per destination node ; 10                 ;      ;    ;             ;
; Number of destination nodes to report                 ; 10                 ;      ;    ;             ;
; Number of paths to report                             ; 200                ;      ;    ;             ;
; Report Minimum Timing Checks                          ; Off                ;      ;    ;             ;
; Use Fast Timing Models                                ; Off                ;      ;    ;             ;
; Report IO Paths Separately                            ; Off                ;      ;    ;             ;
; Default hold multicycle                               ; Same As Multicycle ;      ;    ;             ;
; Cut paths between unrelated clock domains             ; On                 ;      ;    ;             ;
; Cut off read during write signal paths                ; On                 ;      ;    ;             ;
; Cut off feedback from I/O pins                        ; On                 ;      ;    ;             ;
; Report Combined Fast/Slow Timing                      ; Off                ;      ;    ;             ;
; Ignore Clock Settings                                 ; Off                ;      ;    ;             ;
; Analyze latches as synchronous elements               ; On                 ;      ;    ;             ;
; Enable Recovery/Removal analysis                      ; Off                ;      ;    ;             ;
; Enable Clock Latency                                  ; Off                ;      ;    ;             ;
+-------------------------------------------------------+--------------------+------+----+-------------+


+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clock Settings Summary                                                                                                                                                                                              ;
+---------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+
; Clock Node Name                             ; Clock Setting Name ; Type       ; Fmax Requirement ; Early Latency ; Late Latency ; Based on ; Multiply Base Fmax by ; Divide Base Fmax by ; Offset    ; Phase offset ;
+---------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+
; altpll0:inst6|altpll:altpll_component|_clk0 ;                    ; PLL output ; 32.0 MHz         ; 0.000 ns      ; 0.000 ns     ; CLK      ; 4                     ; 5                   ; -1.885 ns ;              ;
; CLK                                         ;                    ; User Pin   ; 40.0 MHz         ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A       ;              ;
; ALE                                         ;                    ; User Pin   ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A       ;              ;
; P2[4]                                       ;                    ; User Pin   ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A       ;              ;
; P2[5]                                       ;                    ; User Pin   ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A       ;              ;
; P2[7]                                       ;                    ; User Pin   ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A       ;              ;
; P2[6]                                       ;                    ; User Pin   ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A       ;              ;
; WR                                          ;                    ; User Pin   ; None             ; 0.000 ns      ; 0.000 ns     ; --       ; N/A                   ; N/A                 ; N/A       ;              ;
+---------------------------------------------+--------------------+------------+------------------+---------------+--------------+----------+-----------------------+---------------------+-----------+--------------+