📄 fpga 设计的四种常用思想与技巧（二）.htm
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<P align=left><A class=font9 href="http://www.pld.com.cn/advance.htm">栏目
> 设计进阶</A></P>
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<P align=center><SPAN class=font12B><STRONG>FPGA
设计的四种常用思想与技巧（二）</STRONG></SPAN></P>
<P align=center> </P>
<P align=left> </P>
<P align=left><STRONG>串并转换设计技巧 </STRONG></P></BLOCKQUOTE>
<P align=left> </P>
<BLOCKQUOTE>
<P align=left>串并转换是 FPGA
设计的一个重要技巧，它是数据流处理的常用手段，也是面积与速度互换思想的直接体现。串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用寄存器、
RAM 等实现。前面在乒乓操作的图例中，就是通过 DPRAM 实现了数据流的串并转换，而且由于使用了 DPRAM
，数据的缓冲区可以开得很大，对于数量比较小的设计可以采用寄存器完成串并转换。如无特殊需求，应该用同步时序设计完成串并之间的转换。比如数据从串行到并行，数据排列顺序是高位在前，可以用下面的编码实现：
</P>
<P align=left><BR>prl_temp<={prl_temp,srl_in}; </P>
<P align=left>其中， prl_temp 是并行输出缓存寄存器， srl_in 是串行数据输入。对于排列顺序有规定的串并转换，可以用
case 语句判断实现。对于复杂的串并转换，还可以用状态机实现。串并转换的方法比较简单，在此不必赘述。 </P>
<P align=left> </P>
<P align=left><STRONG>流水线操作设计思想 </STRONG></P>
<P align=center> </P>
<P align=left>首先需要声明的是，这里所讲述的流水线是指一种处理流程和顺序操作的设计思想，并非 FPGA 、 ASIC
设计中优化时序所用的 “Pipelining” 。 </P>
<P align=left>流水线处理是高速设计中的一个常用设计手段。如果某个设计的处理流程分为若干步骤，而且整个数据处理是 “ 单流向 ”
的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法来提高系统的工作频率。 </P>
<P align=center><STRONG><IMG height=78 alt=图3：流水线设计的结构示意图。
src="FPGA 设计的四种常用思想与技巧（二）.files/design_skill2_clip_image001.gif"
width=400></STRONG></P>
<P align=left>流水线设计的结构示意图如图 3 所示。其基本结构为：将适当划分的 n
个操作步骤单流向串联起来。流水线操作的最大特点和要求是，数据流在各个步骤的处理从时间上看是连续的，如果将每个操作步骤简化假设为通过一个 D
触发器 ( 就是用寄存器打一个节拍 ) ，那么流水线操作就类似一个移位寄存器组，数据流依次流经 D
触发器，完成每个步骤的操作。流水线设计时序如图 4 所示。 </P>
<P align=center><IMG height=234 alt=图4：流水线设计时序示意图。
src="FPGA 设计的四种常用思想与技巧（二）.files/design_skill2_clip_image001_0000.gif"
width=400> </P>
<P align=left> </P>
<P
align=left>流水线设计的一个关键在于整个设计时序的合理安排，要求每个操作步骤的划分合理。如果前级操作时间恰好等于后级的操作时间，设计最为简单，前级的输出直接汇入后级的输入即可；如果前级操作时间大于后级的操作时间，则需要对前级的输出数据适当缓存才能汇入到后级输入端；如果前级操作时间恰好小于后级的操作时间，则必须通过复制逻辑，将数据流分流，或者在前级对数据采用存储、后处理方式，否则会造成后级数据溢出。
</P>
<P align=left>在 WCDMA 设计中经常使用到流水线处理的方法，如 RAKE
接收机、搜索器、前导捕获等。流水线处理方式之所以频率较高，是因为复制了处理模块，它是面积换取速度思想的又一种具体体现。 </P>
<P align=left> </P>
<P align=left> </P></BLOCKQUOTE>
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