📄 da.fit.rpt
字号:
; 123 ; GND_INT ; ;
; 124 ; GND+ ; ;
; 125 ; clk ; LVTTL/LVCMOS ;
; 126 ; GND+ ; ;
; 127 ; VCC_INT ; ;
; 128 ; GND* ; ;
; 129 ; GND_INT ; ;
; 130 ; GND* ; ;
; 131 ; GND* ; ;
; 132 ; GND* ; ;
; 133 ; GND* ; ;
; 134 ; VCC_IO ; ;
; 135 ; GND* ; ;
; 136 ; GND* ; ;
; 137 ; GND* ; ;
; 138 ; GND* ; ;
; 139 ; GND_INT ; ;
; 140 ; GND* ; ;
; 141 ; GND* ; ;
; 142 ; GND* ; ;
; 143 ; GND* ; ;
; 144 ; GND* ; ;
+-------+------------+--------------+
+-----------------------------------------------+
; Control Signals ;
+------------------------------------------------
; Name ; Pin # ; Fan-Out ; Usage ; Global Usage ;
+------+-------+---------+-------+--------------+
; clk ; 125 ; 17 ; Clock ; Pin ;
+------+-------+---------+-------+--------------+
+---------------------------------+
; Global & Other Fast Signals ;
+----------------------------------
; Name ; Pin # ; Fan-Out ; Global ;
+------+-------+---------+--------+
; clk ; 125 ; 17 ; yes ;
+------+-------+---------+--------+
+--------------------------------------+
; Non-Global High Fan-Out Signals ;
+---------------------------------------
; Name ; Fan-Out ;
+----------------------------+---------+
; rst ; 8 ;
; ad5510:inst|i22~1 ; 2 ;
; ad5510:inst|i16~1 ; 2 ;
; ad5510:inst|i17~1 ; 2 ;
; ad5510:inst|i23~1 ; 2 ;
; ad5510:inst|i20~1 ; 2 ;
; ad5510:inst|i21~1 ; 2 ;
; ad5510:inst|i18~1 ; 2 ;
; ad5510:inst|i19~1 ; 2 ;
; da[0] ; 1 ;
; da[1] ; 1 ;
; da[3] ; 1 ;
; da7524:inst1|daout[0]~reg0 ; 1 ;
; da[5] ; 1 ;
; da7524:inst1|daout[2]~reg0 ; 1 ;
; da7524:inst1|daout[1]~reg0 ; 1 ;
; da[2] ; 1 ;
; da7524:inst1|daout[3]~reg0 ; 1 ;
; da[6] ; 1 ;
; da7524:inst1|daout[4]~reg0 ; 1 ;
; da[4] ; 1 ;
; da7524:inst1|daout[6]~reg0 ; 1 ;
; da7524:inst1|daout[5]~reg0 ; 1 ;
; da7524:inst1|daout[7]~reg0 ; 1 ;
; adclk~0 ; 1 ;
; da[7] ; 1 ;
+----------------------------+---------+
+-------------------------------------------+
; LAB ;
+--------------------------+----------------+
; Number of Logic Elements ; Number of LABs ;
+--------------------------+----------------+
; 0 ; 213 ;
; 1 ; 1 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 2 ;
+--------------------------+----------------+
+----------------------------------------------+
; Local Routing Interconnect ;
+-----------------------------+----------------+
; Local Routing Interconnects ; Number of LABs ;
+-----------------------------+----------------+
; 0 ; 214 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 2 ;
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 213 ;
; 1 ; 1 ;
; 2 ; 0 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 2 ;
+----------------------------+----------------+
+-----------------------------------------------------------------------------------------+
; Row Interconnect ;
+------------------------------------------------------------------------------------------
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
; A ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; B ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; C ; 2 / 144 ( 1 % ) ; 5 / 72 ( 6 % ) ; 0 / 72 ( 0 % ) ;
; D ; 0 / 144 ( 0 % ) ; 5 / 72 ( 6 % ) ; 0 / 72 ( 0 % ) ;
; E ; 0 / 144 ( 0 % ) ; 1 / 72 ( 1 % ) ; 0 / 72 ( 0 % ) ;
; F ; 6 / 144 ( 4 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; Total ; 9 / 864 ( 1 % ) ; 11 / 432 ( 2 % ) ; 0 / 432 ( 0 % ) ;
+-------+--------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+----------------------------
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 1 / 24 ( 4 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 1 / 24 ( 4 % ) ;
; 4 ; 4 / 24 ( 16 % ) ;
; 5 ; 1 / 24 ( 4 % ) ;
; 6 ; 1 / 24 ( 4 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 2 / 24 ( 8 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; 25 ; 1 / 24 ( 4 % ) ;
; 26 ; 0 / 24 ( 0 % ) ;
; 27 ; 0 / 24 ( 0 % ) ;
; 28 ; 0 / 24 ( 0 % ) ;
; 29 ; 1 / 24 ( 4 % ) ;
; 30 ; 0 / 24 ( 0 % ) ;
; 31 ; 0 / 24 ( 0 % ) ;
; 32 ; 0 / 24 ( 0 % ) ;
; 33 ; 0 / 24 ( 0 % ) ;
; 34 ; 0 / 24 ( 0 % ) ;
; 35 ; 0 / 24 ( 0 % ) ;
; 36 ; 0 / 24 ( 0 % ) ;
; Total ; 12 / 864 ( 1 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+----------------------------
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 48 ( 0 % ) ;
+-------+-------------------+
+-----------------------------------------------------+
; Fitter Resource Usage Summary ;
+------------------------------------------------------
; Resource ; Usage ;
+------------------------------+----------------------+
; Logic cells ; 17 / 1,728 ( < 1 % ) ;
; Registers ; 8 / 1,728 ( < 1 % ) ;
; Logic cells in carry chains ; 0 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 21 / 102 ( 20 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 1 ;
; EABs ; 0 / 6 ( 0 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total RAM block bits ; 0 / 24,576 ( 0 % ) ;
; Maximum fan-out node ; clk ;
; Maximum fan-out ; 17 ;
; Total fan-out ; 58 ;
; Average fan-out ; 1.53 ;
+------------------------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+----------------------------+-------------+-----------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
; |da ; 17 (1) ; 8 ; 0 ; 21 ; 9 (1) ; 8 (0) ; 0 (0) ; 0 (0) ; |da ;
; |ad5510:inst| ; 8 (8) ; 0 ; 0 ; 0 ; 8 (8) ; 0 (0) ; 0 (0) ; 0 (0) ; |da|ad5510:inst ;
; |da7524:inst1| ; 8 (8) ; 8 ; 0 ; 0 ; 0 (0) ; 8 (8) ; 0 (0) ; 0 (0) ; |da|da7524:inst1 ;
+----------------------------+-------------+-----------+-------------+------+--------------+-------------------+------------------+-----------------+---------------------+
+-----------------------------------+
; Delay Chain Summary ;
+------------------------------------
; Name ; Pin Type ; Pad to Core ;
+----------+----------+-------------+
; clk ; Input ; OFF ;
; rst ; Input ; ON ;
; da[7] ; Input ; ON ;
; da[6] ; Input ; ON ;
; da[5] ; Input ; ON ;
; da[4] ; Input ; ON ;
; da[3] ; Input ; ON ;
; da[2] ; Input ; ON ;
; da[1] ; Input ; ON ;
; da[0] ; Input ; ON ;
; adclk ; Output ; OFF ;
; adcs ; Output ; OFF ;
; dacs ; Output ; OFF ;
; daout[7] ; Output ; OFF ;
; daout[6] ; Output ; OFF ;
; daout[5] ; Output ; OFF ;
; daout[4] ; Output ; OFF ;
; daout[3] ; Output ; OFF ;
; daout[2] ; Output ; OFF ;
; daout[1] ; Output ; OFF ;
; daout[0] ; Output ; OFF ;
+----------+----------+-------------+
+---------------+
; Pin-Out File ;
+---------------+
The pin-out file can be found in D:/workspace/dsp-d/chenpin/da/da.pin.
+------------------+
; Fitter Messages ;
+------------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.0 Build 214 3/25/2004 Service Pack 1 SJ Full Version
Info: Processing started: Fri Jul 30 13:43:33 2004
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off da -c da
Info: Selected device EP1K30TC144-3 for design da
Info: Timing requirements not specified -- optimizing all clocks equally to maximize operation frequency
Info: Inserted 1 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Fri Jul 30 2004 at 13:43:36
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Fri Jul 30 13:43:42 2004
Info: Elapsed time: 00:00:09
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