📄 add4.fit.rpt
字号:
+-----------------------------+----------------+
+---------------------------------------------+
; LAB External Interconnect ;
+----------------------------+----------------+
; LAB External Interconnects ; Number of LABs ;
+----------------------------+----------------+
; 0 ; 206 ;
; 1 ; 8 ;
; 2 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 1 ;
+----------------------------+----------------+
+-----------------------------------------------------------------------------------------+
; Row Interconnect ;
+------------------------------------------------------------------------------------------
; Row ; Interconnect Used ; Left Half Interconnect Used ; Right Half Interconnect Used ;
+-------+--------------------+-----------------------------+------------------------------+
; A ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 1 / 72 ( 1 % ) ;
; B ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; C ; 1 / 144 ( < 1 % ) ; 0 / 72 ( 0 % ) ; 13 / 72 ( 18 % ) ;
; D ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 7 / 72 ( 9 % ) ;
; E ; 0 / 144 ( 0 % ) ; 0 / 72 ( 0 % ) ; 8 / 72 ( 11 % ) ;
; F ; 4 / 144 ( 2 % ) ; 0 / 72 ( 0 % ) ; 0 / 72 ( 0 % ) ;
; Total ; 7 / 864 ( < 1 % ) ; 0 / 432 ( 0 % ) ; 29 / 432 ( 6 % ) ;
+-------+--------------------+-----------------------------+------------------------------+
+---------------------------+
; LAB Column Interconnect ;
+----------------------------
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 24 ( 0 % ) ;
; 2 ; 0 / 24 ( 0 % ) ;
; 3 ; 0 / 24 ( 0 % ) ;
; 4 ; 0 / 24 ( 0 % ) ;
; 5 ; 0 / 24 ( 0 % ) ;
; 6 ; 0 / 24 ( 0 % ) ;
; 7 ; 0 / 24 ( 0 % ) ;
; 8 ; 0 / 24 ( 0 % ) ;
; 9 ; 0 / 24 ( 0 % ) ;
; 10 ; 0 / 24 ( 0 % ) ;
; 11 ; 0 / 24 ( 0 % ) ;
; 12 ; 0 / 24 ( 0 % ) ;
; 13 ; 0 / 24 ( 0 % ) ;
; 14 ; 0 / 24 ( 0 % ) ;
; 15 ; 0 / 24 ( 0 % ) ;
; 16 ; 0 / 24 ( 0 % ) ;
; 17 ; 0 / 24 ( 0 % ) ;
; 18 ; 0 / 24 ( 0 % ) ;
; 19 ; 0 / 24 ( 0 % ) ;
; 20 ; 0 / 24 ( 0 % ) ;
; 21 ; 0 / 24 ( 0 % ) ;
; 22 ; 0 / 24 ( 0 % ) ;
; 23 ; 0 / 24 ( 0 % ) ;
; 24 ; 0 / 24 ( 0 % ) ;
; 25 ; 0 / 24 ( 0 % ) ;
; 26 ; 0 / 24 ( 0 % ) ;
; 27 ; 0 / 24 ( 0 % ) ;
; 28 ; 0 / 24 ( 0 % ) ;
; 29 ; 1 / 24 ( 4 % ) ;
; 30 ; 0 / 24 ( 0 % ) ;
; 31 ; 1 / 24 ( 4 % ) ;
; 32 ; 1 / 24 ( 4 % ) ;
; 33 ; 2 / 24 ( 8 % ) ;
; 34 ; 2 / 24 ( 8 % ) ;
; 35 ; 1 / 24 ( 4 % ) ;
; 36 ; 2 / 24 ( 8 % ) ;
; Total ; 10 / 864 ( 1 % ) ;
+-------+-------------------+
+---------------------------+
; LAB Column Interconnect ;
+----------------------------
; Col. ; Interconnect Used ;
+-------+-------------------+
; 1 ; 0 / 48 ( 0 % ) ;
; Total ; 0 / 48 ( 0 % ) ;
+-------+-------------------+
+-------------------------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+--------------------------------------------------------------------------------------------------------
; Resource ; Usage ;
+------------------------------+------------------------------------------------------------------------+
; Logic cells ; 17 / 1,728 ( < 1 % ) ;
; Registers ; 0 / 1,728 ( 0 % ) ;
; Logic cells in carry chains ; 6 ;
; User inserted logic cells ; 0 ;
; I/O pins ; 22 / 102 ( 21 % ) ;
; -- Clock pins ; 0 ;
; -- Dedicated input pins ; 0 / 4 ( 0 % ) ;
; Global signals ; 0 ;
; EABs ; 0 / 6 ( 0 % ) ;
; Total memory bits ; 0 / 24,576 ( 0 % ) ;
; Total RAM block bits ; 0 / 24,576 ( 0 % ) ;
; Maximum fan-out node ; lpm_add_sub:i_rtl_0|addcore:adder|a_csnbuffer:result_node|cs_buffer[4] ;
; Maximum fan-out ; 2 ;
; Total fan-out ; 38 ;
; Average fan-out ; 0.97 ;
+------------------------------+------------------------------------------------------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------
; Compilation Hierarchy Node ; Logic Cells ; Registers ; Memory Bits ; Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+------------------------------------+-------------+-----------+-------------+------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------+
; |ADD4 ; 17 (11) ; 0 ; 0 ; 22 ; 17 (11) ; 0 (0) ; 0 (0) ; 6 (0) ; |ADD4 ;
; |lpm_add_sub:i_rtl_0| ; 6 (0) ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 0 (0) ; 6 (0) ; |ADD4|lpm_add_sub:i_rtl_0 ;
; |addcore:adder| ; 6 (0) ; 0 ; 0 ; 0 ; 6 (0) ; 0 (0) ; 0 (0) ; 6 (0) ; |ADD4|lpm_add_sub:i_rtl_0|addcore:adder ;
; |a_csnbuffer:result_node| ; 6 (6) ; 0 ; 0 ; 0 ; 6 (6) ; 0 (0) ; 0 (0) ; 6 (6) ; |ADD4|lpm_add_sub:i_rtl_0|addcore:adder|a_csnbuffer:result_node ;
+------------------------------------+-------------+-----------+-------------+------+--------------+-------------------+------------------+-----------------+-----------------------------------------------------------------+
+--------------------------------+
; Delay Chain Summary ;
+---------------------------------
; Name ; Pin Type ; Pad to Core ;
+-------+----------+-------------+
; A[3] ; Input ; ON ;
; A[2] ; Input ; ON ;
; A[1] ; Input ; ON ;
; A[0] ; Input ; ON ;
; B[3] ; Input ; ON ;
; B[2] ; Input ; ON ;
; B[1] ; Input ; ON ;
; B[0] ; Input ; ON ;
; CIN ; Input ; ON ;
; S[3] ; Output ; OFF ;
; S[2] ; Output ; OFF ;
; S[1] ; Output ; OFF ;
; S[0] ; Output ; OFF ;
; AD[3] ; Output ; OFF ;
; AD[2] ; Output ; OFF ;
; AD[1] ; Output ; OFF ;
; AD[0] ; Output ; OFF ;
; BD[3] ; Output ; OFF ;
; BD[2] ; Output ; OFF ;
; BD[1] ; Output ; OFF ;
; BD[0] ; Output ; OFF ;
; COUT ; Output ; OFF ;
+-------+----------+-------------+
+---------------+
; Pin-Out File ;
+---------------+
The pin-out file can be found in D:/workspace/dsp-d/add4/add4.pin.
+------------------+
; Fitter Messages ;
+------------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 4.0 Build 214 3/25/2004 Service Pack 1 SJ Full Version
Info: Processing started: Mon Jul 26 10:38:06 2004
Info: Command: quartus_fit --import_settings_files=off --export_settings_files=off add4 -c add4
Info: Selected device EP1K30TC144-3 for design add4
Info: Timing requirements not specified -- optimizing all clocks equally to maximize operation frequency
Info: Inserted 8 logic cells in first fitting attempt
Info: Started fitting attempt 1 on Mon Jul 26 2004 at 10:38:09
Info: Fitter placement preparation operations beginning
Info: Inserted logic cell to avoid no fit
Info: Inserted logic cell to avoid no fit
Info: Inserted logic cell to avoid no fit
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Started fitting attempt 2 on Mon Jul 26 2004 at 10:38:14
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time = 0 seconds
Info: Fitter placement operations beginning
Info: Fitter placement operations ending: elapsed time = 0 seconds
Info: Fitter routing operations beginning
Info: Fitter routing operations ending: elapsed time = 0 seconds
Info: Quartus II Fitter was successful. 0 errors, 0 warnings
Info: Processing ended: Mon Jul 26 10:38:21 2004
Info: Elapsed time: 00:00:14
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