control.v.bak

dds设计

//name:control.v       主控模块 	2006-5-1	version:1.0		作者：田世坤
//波形输出主控模块：
//输入：clk：系统时钟(10MHz);	
//		keysigna：按键信号;
//输出：DLedout：发光二极管，八位宽;


module control(clk,keysignal,DLedout,);
	input clk;
	input [7:0]	keysignal;
	output [7:0] DLedout;
	reg [7:0] DLedout;