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来自「这是用pci-wishbone核和16450串口核在xilinx的fpga上实现」· CDF 代码 · 共 39 行

JedecChain;
FileRevision(JESDxxA);
/* NoviceMode */
/* Active Mode PFF */
/* Mode BS */
/* Cable ParallelIII lpt1 200000 */
 P ActionCode(Cfg)
  Device
   PartName(xc18v04)
   File("F:\lizheng\FiberOptical\FPGA\PCI_Bridge_Guest_UART\top.mcs")
  ;
 P ActionCode(Cfg)
  Device
   PartName(xc2s200)
   File("F:\lizheng\FiberOptical\FPGA\PCI_Bridge_Guest_UART\top.bit")
  ;
/* Mode SS */
/* Mode SM */
/* Mode BSFILE */
/* Mode HW140 */
/* Supermode FileMode */
/* ConfigDevice PFF "xc18v04" 0 0 */
/* PromDevice "xc18v04" 524288 */
/* Serial */
/* ConfigDevicePath ("f:\lizheng\fiberoptical\fpga\pci_bridge_guest_uart/") */
/* Format mcs */
/* FillValue FF */
/* BitSwap FALSE */
/* LoadDirection UP */
/* Collection "top" */
/* Version 0 "0" */
/* ConcurrentChain 0 */
 P ActionCode(Cfg)
  Device
   PartName(xc2s200)
   File("F:\lizheng\FiberOptical\FPGA\PCI_Bridge_Guest_UART\top.bit")
  ;
ChainEnd;