用cpld控制曼彻斯特编解码器 -- edn china 电子设计技术.htm

用CPLD控制曼彻斯特编解码器

title=信号 style="COLOR: blue; TEXT-DECORATION: underline" 
href="http://www.ednchina.com/word/129100.aspx">信号</A>，表明接收到一个有效的字。解码器能够向输入的曼彻斯特码字以很高的速率提供时钟恢复和优异的抗干扰能力。HD-6408使用在很多商业应用场合，例如安全系统、环境控制系统及串行数据链等。它的数据传输速率高达1&nbsp;Mb/s，开销很小，20位中有16位可用来传输数据。 

<P>　　HD-6409曼彻斯特编解码器使用原理与HD-6408略有差别，但基本相似。 
<P><STRONG>　　1.2&nbsp;使用软件</STRONG> 
<P>　　CPLD编程软件选择Xilinx&nbsp;Foundation&nbsp;3.1i。该软件界面友好，功能强大，提供了开发CPLD所需的整个流程，包括：编辑、综合、实现、仿真及&nbsp;下载等。该软件可人工指定引脚，编译各个子模块文件，并提供了两种仿真：功能仿真和时序仿真。其中时序仿真对时序提出了要求，是更严格的仿真。 

<P>
<P><STRONG>　　2&nbsp;曼码控制系统设计</STRONG> 
<P>　　系统中，HD-6408以T2模式（20.8&nbsp;Kb/s）从地面接收数据，HD-6409以T5模式&nbsp;(&nbsp;93.75&nbsp;Kb/s)向地面发送数据。 

<P>　　接收时，HD-6408接收外部传来的曼码数据，转换成NRZ码在CPLD里进行串并转换，转换完成后产生接收中断，通知单片机取数据；发送时，单片机送给CPLD数据，进行并串转换，移位输出到HD-6409的输入端，由HD-6409编码发送出去。接收地址和发送地址均由CPLD解码产生。HD-6408和HD-6409所需的外部时钟源，通过CPLD对外部晶振分频得到。 

<P><STRONG>　　2.2&nbsp;CPLD内部功能设计 </STRONG>
<P><STRONG>　　2.2.1&nbsp;系统总体框图</STRONG> 
<P>　　设计CPLD内部电路时，采用了模块化设计方法，内含5个模块：16位串并转换器、16位并串转换器、分频器、解码器及控制器。系统顶层逻辑框图如图1所示。 
<P align=center><IMG style="WIDTH: 334px; HEIGHT: 185px" height=185 alt=系统顶层逻辑框图 
hspace=0 src="用CPLD控制曼彻斯特编解码器 -- EDN China 电子设计技术.files/1.jpg" width=334 
border=0></P>
<P align=center>图1 系统顶层逻辑框图　　　　</P>
<P>
<P>　　以上模块均采用VHDL语言描述。控制器是核心部分，实现对HD-6408接收和HD-6409发送的时序控制。 
<P><STRONG>　　2.2.2&nbsp;HD-6408解码时序</STRONG> 
<P>　　HD-6408的接收时序如图2所示。 
<P align=center><IMG style="WIDTH: 440px; HEIGHT: 244px" height=244 
alt=hd-6408的接收时序图 hspace=0 src="用CPLD控制曼彻斯特编解码器 -- EDN China 电子设计技术.files/2.jpg" 
width=440 border=0></P>
<P align=center>图2 HD-6408的接收时序图</P>
<P>
<P>　　1）引脚定义 
<P>　　VW：输出字有效信号。DSC：解码移位时钟。TD：接收数据信号。SDO：串行数据输出。BZI、BOI：双极性数据输入。 
<P>　　（2）解码时序过程 
<P>　　解码器一直监视数据输入线，当接收到有效的同步头和两个有效的曼彻斯特码数据位后，便开始输出。当同步头被识别后，CDS引脚输出同步的类型：如果接收的是命令，便输出高并保持16个DSC周期；如果接收的是数据，就继续保持低电平。TD变高，并在SDO输出NRZ数据期间一直为高。SDO输出一个字后，开始检验奇偶位。如果曼彻斯特码和奇偶位都正确，VW信号输出高，此时解码器开始寻找新的同步头，开始下一个接收周期。接收到新的有效的同步头和两个曼彻斯特码位后，VW信号被复位；否则，在持续大约20个DSC周期后，VW信号变低。 

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