fenpin10.v

来自「用CPLD控制LED、数码管的显示源代码」· Verilog 代码 · 共 18 行

module fenpin10(k,a);
input k;
output  a;
reg a;
reg [5:0] count;
always @(posedge k) 
   begin
    if(count>=59)
       begin
       count=0;
       a=!a;	
       end
    else
       count=count+1;
    end
endmodule