_primary.vhd

此代码可用modelsim进行仿真

library verilog;
use verilog.vl_types.all;
entity alu is
    generic(
        ADDWF           : integer := 0;
        MOVLW           : integer := 1;
        ANDWF           : integer := 2;
        CLRF            : integer := 3;
        CLRW            : integer := 4;
        IORWF           : integer := 5;
        MOVF            : integer := 6;
        MOVWF           : integer := 7;
        NOP             : integer := 8;
        RLF             : integer := 9;
        RRF             : integer := 10;
        SUBWF           : integer := 11;
        SWAPF           : integer := 12;
        XORWF           : integer := 13;
        ANDLW           : integer := 14;
        IORLW           : integer := 15;
        XORLW           : integer := 16;
        COMF            : integer := 17;
        BCF             : integer := 18;
        BSF             : integer := 19;
        DECF            : integer := 20;
        INCF            : integer := 21;
        DECFSZ          : integer := 22;
        INCFSZ          : integer := 23;
        BTFSC           : integer := 24;
        BTFSS           : integer := 25;
        CALL            : integer := 26;
        RETLW           : integer := 27;
        GOTO            : integer := 28;
        TRIS            : integer := 29
    );
    port(
        clk4            : in     vl_logic;
        tmp1            : in     vl_logic_vector(7 downto 0);
        tmp2            : in     vl_logic_vector(7 downto 0);
        choice          : in     vl_logic_vector(4 downto 0);
        alu_out         : out    vl_logic_vector(7 downto 0);
        alu_z           : out    vl_logic;
        alu_bitz        : out    vl_logic
    );
end alu;