_primary.vhd

来自「基于FPGA的can 总线设计」· VHDL 代码 · 共 9 行

library verilog;
use verilog.vl_types.all;
entity can_testbench is
    generic(
        tp              : integer := 1;
        brp             : integer := 4
    );
end can_testbench;