s_clk.tdf

一个基于FPGA的串口程序

--	生成串行时钟 20Mhz/130 ->153600(16*9600hz)
SUBDESIGN S_clk					-- *********子模块头，和文件同名***********
(								-- **************** 信号定义	***********
	20Mhz				: INPUT = VCC;
	out					: OUTPUT;
)
VARIABLE
	fp[7..0]			: DFF;

BEGIN
	out = (fp[]==1);
	fp[].clk = 20Mhz;
	IF (fp[]>130)	THEN
		fp[] = 0;
	ELSE
		fp[] = fp[]+1;
	END IF;

END;