module_b.sprj

来自「FPGA-CPLD_DesignTool(8-9-10)源代码」· SPRJ 代码 · 共 4 行

SPRJ
4 行
字号 
`timescale 1ns/1ns
`include "../module_b.v"
`include "J:/eda/Xilinx/verilog/src/iSE/unisim_comp.v"

module_b.sprj - 源码说明

本页面展示了「FPGA-CPLD_DesignTool(8-9-10)源代码」中的 module_b.sprj 源码文件，采用 SPRJ 编程语言编写，共 4 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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