p00pz000.kis

FPGA-CPLD_DesignTool(8-9-10)源代码

.i 1
.o 3
.s 6
.p 14
.reset Rst
.resettype async
.clock Clk
.resetstate st1
.type fdr
.ilb In0
.ob Out0 Out1 Out2
.obdefault 000
.ffname sreg
.fftype d
.usedc 0
.code one
- st1 st32 000
0 st2 st2 000
1 st2 st8 000
0 st4 st2 000
1 st4 st4 000
1 st8 st8 000
0 st8 st16 000
1 st16 st4 000
0 st16 st16 000
1 st32 st4 000
0 st32 st32 000
- st1 void 001
- st2 void 100
- st4 void 010
.e
st1	1
st32	32
st2	2
st8	8
st4	4
st16	16