xcoto_regencore_tenths.rsp

来自「FPGA-CPLD_DesignTool(8-9-10)源代码」· RSP 代码 · 共 6 行

RSP
6 行
字号 
SETPROJECT c:\example-9-1\watch_sc
SET OverwriteFiles=true
SET SimulationOutputProducts = Verilog VHDL
SET XilinxFamily = Virtex2
EXECUTE tenths.xcp

xcoto_regencore_tenths.rsp - 源码说明

本页面展示了「FPGA-CPLD_DesignTool(8-9-10)源代码」中的 xcoto_regencore_tenths.rsp 源码文件，采用 RSP 编程语言编写，共 6 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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