stmach_v.spl

来自「FPGA-CPLD_DesignTool(8-9-10)源代码」· SPL 代码 · 共 9 行

SPL

9 行

[Inputs]
CLK
reset
strtstop
[Outputs]
clkout
rst
[BiDir]

stmach_v.spl - 源码说明

本页面展示了「FPGA-CPLD_DesignTool(8-9-10)源代码」中的 stmach_v.spl 源码文件，采用 SPL 编程语言编写，共 9 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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