alu.spl

来自「FPGA-CPLD_DesignTool,事例程序1-2」· SPL 代码 · 共 13 行

SPL

13 行

[Inputs]
clk
=a[7:0]=
=b[7:0]=
=opcode[2:0]=
[Outputs]
=outp_s[7:0]=
=outp_a[7:0]=
[BiDir]
[ATTRIBUTES]
VeriModel alu

alu.spl - 源码说明

本页面展示了「FPGA-CPLD_DesignTool,事例程序1-2」中的 alu.spl 源码文件，采用 SPL 编程语言编写，共 13 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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