test_add2_macro.v

FPGA-CPLD_DesignTool(example5-6）

module test_add_macro(clk,rst,a,b,c);
    input clk;
    input rst;
    input [1:0] a;
    input [1:0] b;
    output [2:0] c;


add_2bit u1(
    .rst(rst),
    .clk(clk),
    .a(a),
    .b(b),
    .c(c[1:0]),
    .cout(c[2]),
    .cin(1'b0)    
    );
    

endmodule

module add_2bit(
    rst,
    clk,
    a,
    b,
    c,
    cout,
    cin    
    );
    
input clk;
input rst;
input [1:0] a;
input [1:0] b;
input cin;
output [1:0] c;
output cout;

endmodule