add_2bit_modult.v

来自「FPGA-CPLD_DesignTool(example5-6）」· Verilog 代码 · 共 21 行

module add_2bit_module(a,b,cin,c,cout);
    input [1:0] a;
    input [1:0] b;
    input cin;
    output [1:0] c;
    output cout;

add_2bit u1(a,b,cin,c,cout);

endmodule

module add_2bit(a,b,cin,c,cout);
    input [1:0] a;
    input [1:0] b;
    input cin;
    output [1:0] c;
    output cout;


endmodule