m2_1.v

来自「FPGA-CPLD_DesignTool(example5-6）」· Verilog 代码 · 共 65 行

//+FHDR---------------------------------------------------------------------
// Copyright (c) 2002, zte.
// zte Confidential Proprietary
// --------------------------------------------------------------------------
// FILE NAME :m2_1.v
// TYPE : module
// DEPARTMENT :
// AUTHOR : Xue Xiaogang 
// AUTHOR'S EMAIL : [e-mail]
// --------------------------------------------------------------------------
// Release history
// 
//   v00  2002-5-28 15:16  gen.
// --------------------------------------------------------------------------
// KEYWORDS : 
// --------------------------------------------------------------------------
// PURPOSE :  The module Realized mux2to1 function, 
//               ____________________       
//               |_s0_|_d0_|_d1_|_o_|
//               |_0__|_________|_d0|
//               |_1__|_________|_d1|                      
// --------------------------------------------------------------------------
// PARAMETERS
// PARAM NAME            RANGE : DESCRIPTION        : DEFAULT : VA UNITS
//  
// --------------------------------------------------------------------------
// REUSE ISSUES
// reset_b_b Strategy :
// Clock Domains :
// Critical Timing :
// Test Features :
// Asynchronous I/F :
// Instantiations :
// Function and task used :
// Other : 
//-FHDR--------------------------------------------------------------------

`timescale  1 ns / 10 ps

module m2_1 (  
    d0, 
    d1, 
    s0, 
    o 
    );      
    
input   d0 ;
input   d1 ;
output  o ;
input   s0 ;

GND  U_gnd  ( .G( w_LO  )  );    
  // synopsys dc_script_begin
  // set_dont_touch current_design
  // synopsys dc_script_end
  

  AND2B1  U0 ( .I0( s0 ) , .I1( d0 ) , .O( M0 )  );
  AND2    U1 ( .I0( s0 ) , .I1( d1 ) , .O( M1 )  );
  OR2     U2 ( .I0( M1 ) , .I1( M0 ) , .O( o  )  );
  FMAP    U3 ( .I1( d1 ) , .I2( w_LO) , .I3( s0 ) , .I4( d0 ), .O( o ));

  endmodule

//-----------------------------------end 64----------------------2002-5-28 16:11