📄 ddsfpga.fit.rpt
字号:
; 66 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ;
; 67 ; 51 ; 4 ; dataout[3] ; output ; LVTTL ; ; Column I/O ; N ;
; 68 ; 52 ; 4 ; dataout[5] ; output ; LVTTL ; ; Column I/O ; N ;
; 69 ; 53 ; 4 ; GND* ; ; ; ; Column I/O ; ;
; 70 ; 54 ; 4 ; dataout[6] ; output ; LVTTL ; ; Column I/O ; N ;
; 71 ; 55 ; 4 ; GND* ; ; ; ; Column I/O ; ;
; 72 ; 56 ; 4 ; GND* ; ; ; ; Column I/O ; ;
; 73 ; 57 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 74 ; 58 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 75 ; 59 ; 3 ; qsquare[5] ; output ; LVTTL ; ; Row I/O ; N ;
; 76 ; 60 ; 3 ; dataout[2] ; output ; LVTTL ; ; Row I/O ; N ;
; 77 ; 61 ; 3 ; qsquare[0] ; output ; LVTTL ; ; Row I/O ; N ;
; 78 ; 62 ; 3 ; qsquare[3] ; output ; LVTTL ; ; Row I/O ; N ;
; 79 ; 63 ; 3 ; qsquare[6] ; output ; LVTTL ; ; Row I/O ; N ;
; 80 ; ; ; GND ; gnd ; ; ; -- ; ;
; 81 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ;
; 82 ; 64 ; 3 ; qsquare[7] ; output ; LVTTL ; ; Row I/O ; N ;
; 83 ; 65 ; 3 ; qsquare[2] ; output ; LVTTL ; ; Row I/O ; N ;
; 84 ; 66 ; 3 ; qsquare[4] ; output ; LVTTL ; ; Row I/O ; N ;
; 85 ; 67 ; 3 ; qsquare[1] ; output ; LVTTL ; ; Row I/O ; N ;
; 86 ; 68 ; 3 ; ^CONF_DONE ; ; ; ; -- ; ;
; 87 ; 69 ; 3 ; ^nSTATUS ; ; ; ; -- ; ;
; 88 ; 70 ; 3 ; #TCK ; input ; ; ; -- ; ;
; 89 ; 71 ; 3 ; #TMS ; input ; ; ; -- ; ;
; 90 ; 72 ; 3 ; #TDO ; output ; ; ; -- ; ;
; 91 ; 73 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 92 ; 74 ; 3 ; GND+ ; ; ; ; Row I/O ; ;
; 93 ; 75 ; 3 ; GND+ ; ; ; ; Row I/O ; ;
; 94 ; 76 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 95 ; 77 ; 3 ; #TDI ; input ; ; ; -- ; ;
; 96 ; 78 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 97 ; 79 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 98 ; 80 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 99 ; 81 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 100 ; 82 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 101 ; ; ; GND ; gnd ; ; ; -- ; ;
; 102 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ;
; 103 ; 83 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 104 ; 84 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 105 ; 85 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 106 ; 86 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 107 ; 87 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 108 ; 88 ; 3 ; GND* ; ; ; ; Row I/O ; ;
; 109 ; 89 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 110 ; 90 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 111 ; 91 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 112 ; 92 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 113 ; 93 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 114 ; 94 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 115 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ;
; 116 ; ; ; GND ; gnd ; ; ; -- ; ;
; 117 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ;
; 118 ; ; ; GND ; gnd ; ; ; -- ; ;
; 119 ; 95 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 120 ; 96 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 121 ; 97 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 122 ; 98 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 123 ; 99 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 124 ; 100 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 125 ; 101 ; 2 ; DLedout[7] ; output ; LVTTL ; ; Column I/O ; N ;
; 126 ; 102 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 127 ; 103 ; 2 ; qtriangle[2] ; output ; LVTTL ; ; Column I/O ; N ;
; 128 ; 104 ; 2 ; keyout[3] ; output ; LVTTL ; ; Column I/O ; N ;
; 129 ; 105 ; 2 ; qtriangle[5] ; output ; LVTTL ; ; Column I/O ; N ;
; 130 ; 106 ; 2 ; keyout[7] ; output ; LVTTL ; ; Column I/O ; N ;
; 131 ; 107 ; 2 ; keyout[0] ; output ; LVTTL ; ; Column I/O ; N ;
; 132 ; 108 ; 2 ; keyout[1] ; output ; LVTTL ; ; Column I/O ; N ;
; 133 ; 109 ; 2 ; keyout[2] ; output ; LVTTL ; ; Column I/O ; N ;
; 134 ; 110 ; 2 ; KeyIn[3] ; input ; LVTTL ; ; Column I/O ; N ;
; 135 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ;
; 136 ; ; ; GND ; gnd ; ; ; -- ; ;
; 137 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ;
; 138 ; ; ; GND ; gnd ; ; ; -- ; ;
; 139 ; 111 ; 2 ; keyout[6] ; output ; LVTTL ; ; Column I/O ; N ;
; 140 ; 112 ; 2 ; DLedout[5] ; output ; LVTTL ; ; Column I/O ; N ;
; 141 ; 113 ; 2 ; DLedout[4] ; output ; LVTTL ; ; Column I/O ; N ;
; 142 ; 114 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 143 ; 115 ; 2 ; GND* ; ; ; ; Column I/O ; ;
; 144 ; 116 ; 2 ; GND* ; ; ; ; Column I/O ; ;
+----------+------------+----------+----------------+--------+--------------+---------+------------+-----------------+
+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; LVTTL ; 10 pF ; Not Available ;
; LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 30 pF ; (See SSTL-2) ;
; LVDS ; 4 pF ; 100 Ohm (Differential) ;
; RSDS ; 0 pF ; 100 Ohm (Differential) ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Full Hierarchy Name ;
+------------------------------------------+-------------+--------------+-------------+------+--------------+--------------+-------------------+------------------+-----------------+----------------------------------------------------------------------------------------+
; |DDSFPGA ; 319 (1) ; 127 ; 8192 ; 57 ; 0 ; 192 (1) ; 17 (0) ; 110 (0) ; 191 (0) ; |DDSFPGA ;
; |Key:inst3| ; 38 (38) ; 25 ; 0 ; 0 ; 0 ; 13 (13) ; 0 (0) ; 25 (25) ; 18 (18) ; |DDSFPGA|Key:inst3 ;
; |clock_d2:inst| ; 1 (1) ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 1 (1) ; 0 (0) ; 0 (0) ; |DDSFPGA|clock_d2:inst ;
; |control:inst1| ; 262 (262) ; 84 ; 0 ; 0 ; 0 ; 178 (178) ; 16 (16) ; 68 (68) ; 173 (173) ; |DDSFPGA|control:inst1 ;
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