watchver_0.sig

来自「FPGA-CPLD_DesignTool(example7）」· SIG 代码 · 共 8 行

SIG
8 行
字号 
// PROMGEN: Xilinx Prom Generator F.23
// Copyright (c) 1995-2002 Xilinx, Inc.  All rights reserved.
DATE      12/08/02-15:25
SOURCE    H:\My_Designs\watchver//watchver_0.exo
DEVICE    XC18V01
SIGNATURE 0x008FFD4D

watchver_0.sig - 源码说明

本页面展示了「FPGA-CPLD_DesignTool(example7）」中的 watchver_0.sig 源码文件，采用 SIG 编程语言编写，共 8 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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