untitled.cdf

来自「FPGA-CPLD_DesignTool(example7）」· CDF 代码 · 共 17 行

JedecChain;
FileRevision(JESDxxA);
/* NoviceMode */
/* Active Mode BS */
/* Mode BS */
/* Cable Parallel lpt1 */
 P ActionCode(Cfg)
  Device
   PartName(xcv300e)
   File("H:\My_Designs\watchver\stopwatch.bit")
  ;
/* Mode SS */
/* Mode SM */
/* Mode BSFILE */
/* Mode HW140 */
ChainEnd;