prescale_counter.versim_par

来自「FPGA-CPLD_DesignTool(example7）」· VERSIM_PAR 代码 · 共 3 行

VERSIM_PAR
3 行
字号 
prescale_counter.versim_par -- generated only for ProjNav status tracking
Simulation Model Target: Generic_Verilog

prescale_counter.versim_par - 源码说明

本页面展示了「FPGA-CPLD_DesignTool(example7）」中的 prescale_counter.versim_par 源码文件，采用 VERSIM_PAR 编程语言编写，共 3 行代码。您可以在线阅读完整代码内容，也可以返回资源详情页下载完整源码包进行本地学习和开发。

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