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FPGA-CPLD_DesignTool(example7）

BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns0/i_srl_t1/ug_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns0/i_srl_t1/ug_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns0/i_srl_t1/uf_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns0/i_srl_t1/uf_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_scrst/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_scrst/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_wce/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_sce/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_cdone/i_srl_t1/ug_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_cdone/i_srl_t1/ug_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_cdone/i_srl_t1/uf_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_cdone/i_srl_t1/uf_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/i_ni_gt_1/ieq1/u_lowaddr_0"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/11/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/10/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/9/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/8/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/7/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/6/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/5/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/4/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/3/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/2/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/1/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/0/u_fdre"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_ram/i_mux/g_ff/0/u_ff"
PIN 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_ram/g_bram/1/u_bram/ram_rt0_s1_s4_if/ram_rt0_s1_s4_i/newSim2348.A_pins<31>"
PIN 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_ram/g_bram/0/u_bram/ram_rt0_s1_s4_if/ram_rt0_s1_s4_i/newSim2352.A_pins<31>"
BEL "U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/8/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/7/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/6/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/5/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/4/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/3/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/2/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/1/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_count/g/0/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_srlt_eq_1/u_fd" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_halt_xfer/u_tfdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_tfdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_tw_gte8/f_tw/0/i_no_rpm/i_srlt_eq_1/u_srlh"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_tw_gte8/f_tw/0/i_no_rpm/i_srlt_eq_1/u_srll"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_srlt_eq_1/i_no_tseq/i_nmu_1_to_4/u_tcl/i_nmu_eq1/u_idout/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/s0_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/1/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/2/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/3/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/4/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/5/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/6/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/7/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/8/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/9/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/10/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/11/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/12/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/13/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/14/si_cfg/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/15/si_cfg/i_srl_t1/u_srl16e"
BEL "U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/8/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/7/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/6/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/5/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/4/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/3/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/2/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/1/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_stat_cnt/g/0/u_fdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dsl1/u_tfdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dirty" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_reset_edge/u_dout0" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_reset_edge/u_dout1" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_reset_edge/i_h2l/u_dout" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_tdo" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/0/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/1/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/2/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/3/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/4/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/5/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/6/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/7/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/8/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/9/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/10/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/11/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/12/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/13/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/14/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/f_sel/15/u_sel"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_0_to_64k/i_srl/u_selx"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/u_scnt_cmp/i_tw_gte8/f_tw/0/i_no_rpm/i_srlt_eq_1/u_srlh"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/u_scnt_cmp/i_tw_gte8/f_tw/0/i_no_rpm/i_srlt_eq_1/u_srll"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/u_wcnt_hcmp/i_tw_gte8/f_tw/0/i_no_rpm/i_srlt_eq_1/u_srlh"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/u_wcnt_hcmp/i_tw_gte8/f_tw/0/i_no_rpm/i_srlt_eq_1/u_srll"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/u_wcnt_lcmp/i_tw_gte8/f_tw/0/i_no_rpm/i_srlt_eq_1/u_srlh"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/u_wcnt_lcmp/i_tw_gte8/f_tw/0/i_no_rpm/i_srlt_eq_1/u_srll"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns1/i_srl_t1/ug_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns1/i_srl_t1/ug_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns1/i_srl_t1/uf_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns1/i_srl_t1/uf_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns0/i_srl_t1/ug_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns0/i_srl_t1/ug_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns0/i_srl_t1/uf_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_ns0/i_srl_t1/uf_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_scrst/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_scrst/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_wce/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_sce/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_cdone/i_srl_t1/ug_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_cdone/i_srl_t1/ug_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_cdone/i_srl_t1/uf_cfglut5/i_srl_t1/ug_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_srlt_eq_1/u_cdone/i_srl_t1/uf_cfglut5/i_srl_t1/uf_cfglut4/i_srl_t1/u_srl16e"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/11/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/10/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/9/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/8/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/7/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/6/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/5/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/4/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/3/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/2/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/1/u_fdre"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_rdaddr/u_hc/g/0/u_fdre"
PIN 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_ram/g_bram/0/u_bram/ram_rt0_s1_s16_if/ram_rt0_s1_s16_i/newSim3134.A_pins<31>"
;
TIMEGRP "U_CLK" = BEL "U_icon_pro/icon_pro/u_icon/u_idata_cmd" ; 
TS_J_TO_J = MAXDELAY FROM TIMEGRP "J_CLK" TO TIMEGRP "J_CLK" 30 nS  ; 
TS_U_TO_J = MAXDELAY FROM TIMEGRP "U_CLK" TO TIMEGRP "J_CLK" 15 nS  ; 
TS_U_TO_U = MAXDELAY FROM TIMEGRP "U_CLK" TO TIMEGRP "U_CLK" 15 nS  ; 
PATH "FROM U_CLK TO D_CLK" = FROM TIMEGRP "U_CLK" TO TIMEGRP "D_CLK" ; 
PATH "FROM U_CLK TO D_CLK"  TIG ;
PATH "FROM J_CLK TO D_CLK" = FROM TIMEGRP "J_CLK" TO TIMEGRP "D_CLK" ; 
PATH "FROM J_CLK TO D_CLK"  TIG ;
PATH "FROM D_CLK TO J_CLK" = FROM TIMEGRP "D_CLK" TO TIMEGRP "J_CLK" ; 
PATH "FROM D_CLK TO J_CLK"  TIG ;
PIN "U_icon_pro/icon_pro/u_icon/i_yes_bscan/u_bs/i_v/u_bs_pins<5>" = BEL 
"U_icon_pro/icon_pro/u_icon/i_yes_bscan/u_bs/i_v/u_bs" NET 
"U_icon_pro/ishift_out" ;
PIN "U_icon_pro/icon_pro/u_icon/i_yes_bscan/u_bs/i_v/u_bs_pins<5>"  TIG ;
SCHEMATIC END ;