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FPGA-CPLD_DesignTool(example7）

BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/1/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/0/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/9/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/8/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/7/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/6/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/5/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/4/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/3/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/2/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/1/u_fdpe"
BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/0/u_fdpe"
BEL "U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cs1" BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cs0" BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_cdoneq" BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_intcap_f/u_capwe0" BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/i_intcap_f/u_capwe1" BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_trig0" BEL 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/u_capctrl/u_trig1" PIN 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_ram/g_bram/1/u_bram/ram_rt0_s1_s4_if/ram_rt0_s1_s4_i/newSim2348.B_pins<31>"
PIN 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_ram/g_bram/0/u_bram/ram_rt0_s1_s4_if/ram_rt0_s1_s4_i/newSim2352.B_pins<31>"
BEL "U_ila_pro_1/ila_pro_1/i_tq0/g_tw/0/u_tq" BEL 
"U_ila_pro_1/ila_pro_1/i_tq0/g_tw/1/u_tq" BEL 
"U_ila_pro_1/ila_pro_1/i_tq0/g_tw/2/u_tq" BEL 
"U_ila_pro_1/ila_pro_1/i_tq0/g_tw/3/u_tq" BEL 
"U_ila_pro_1/ila_pro_1/i_tq0/g_tw/4/u_tq" BEL 
"U_ila_pro_1/ila_pro_1/i_tq0/g_tw/5/u_tq" BEL 
"U_ila_pro_1/ila_pro_1/i_tq0/g_tw/6/u_tq" BEL 
"U_ila_pro_1/ila_pro_1/i_tq0/g_tw/7/u_tq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_dq/u_dqq/dly_9/dly_9_gen/0/i_srlt_ne_0/dly9/SRL16E"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_dq/u_dqq/dly_9/dly_9_gen/1/i_srlt_ne_0/dly9/SRL16E"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_dq/u_dqq/dly_9/dly_9_gen/2/i_srlt_ne_0/dly9/SRL16E"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_dq/u_dqq/dly_9/dly_9_gen/3/i_srlt_ne_0/dly9/SRL16E"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_dq/u_dqq/dly_9/dly_9_gen/4/i_srlt_ne_0/dly9/SRL16E"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_dq/u_dqq/dly_9/dly_9_gen/5/i_srlt_ne_0/dly9/SRL16E"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_dq/u_dqq/dly_9/dly_9_gen/6/i_srlt_ne_0/dly9/SRL16E"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_dq/u_dqq/dly_9/dly_9_gen/7/i_srlt_ne_0/dly9/SRL16E"
BEL "U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_por" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_halt_xfer/u_dout0" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_halt_xfer/u_dout1" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_halt_xfer/u_dout" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_halt_xfer/u_rfdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_halt_xfer/u_gen_delay/1/u_fd" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_halt_xfer/u_gen_delay/2/u_fd" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_dout0" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_dout1" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_dout" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_rfdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_gen_delay/1/u_fd" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_gen_delay/2/u_fd" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_gen_delay/3/u_fd" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/u_arm_xfer/u_gen_delay/4/u_fd" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/g_rst/0/u_rst" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/g_rst/1/u_rst" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/g_rst/2/u_rst" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/g_rst/3/u_rst" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/g_rst/4/u_rst" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/g_rst/5/u_rst" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/g_rst/6/u_rst" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_rst/g_rst/7/u_rst" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_yes_ireg/f_tw/0/u_ireg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_yes_ireg/f_tw/1/u_ireg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_yes_ireg/f_tw/2/u_ireg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_yes_ireg/f_tw/3/u_ireg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_yes_ireg/f_tw/4/u_ireg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_yes_ireg/f_tw/5/u_ireg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_yes_ireg/f_tw/6/u_ireg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_yes_ireg/f_tw/7/u_ireg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_mut_gand/u_match/i_tw_gte8/f_tw/0/i_no_rpm/i_oreg/u_oreg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/u_mu/i_oreg/i_yes_oreg/u_oreg"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tm/g_nmu/0/u_m/i_mc_no/u_no_mc_reg"
 BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_srlt_eq_1/i_no_tseq/i_nmu_1_to_4/u_tcl/i_outreg/u_dout"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_srlt_eq_1/i_no_tseq/i_nmu_1_to_4/u_trigq"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/1/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/2/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/3/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/4/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/5/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/6/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/7/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/8/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/9/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/10/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/11/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/12/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/13/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/14/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/u_states/15/u_srl1/u_fdr0/u_fdp"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/u_tc/i_tseq_eq1/i_trig_simple/final_fdr"
BEL "U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_trig/f_no_tcmc/u_fdr" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dsl1/u_dout0" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dsl1/u_dout1" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dsl1/u_dout" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dsl1/u_rfdre" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dsl1/u_gen_delay/1/u_fd" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dsl2" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_dsl3" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_cr" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/g_ns/7/u_nsq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/g_ns/6/u_nsq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/g_ns/5/u_nsq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/g_ns/4/u_nsq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/g_ns/3/u_nsq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/g_ns/2/u_nsq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/g_ns/1/u_nsq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/g_ns/0/u_nsq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_state1" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_state0" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_arm" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_trigger" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_full" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_tsof" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_ecr" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_ece" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_stat/u_rising" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/0/u_icap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/0/u_cap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/1/u_icap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/1/u_cap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/2/u_icap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/2/u_cap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/3/u_icap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/3/u_cap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/4/u_icap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/4/u_cap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/5/u_icap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/5/u_cap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/6/u_icap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/6/u_cap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/7/u_icap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_intcap/f_cap_addr/7/u_cap_addr"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/7/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/6/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/5/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/4/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/3/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/2/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/1/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_no_tseq/i_srlt_eq_1/u_scnt/g/0/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/7/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/6/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/5/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/4/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/3/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/2/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/1/u_fdpe"
BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cap_addrgen/i_srlt_eq_1/u_wcnt/g/0/u_fdpe"
BEL "U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cs1" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cs0" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_cdoneq" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_intcap_f/u_capwe0" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/i_intcap_f/u_capwe1" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_trig0" BEL 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/u_capctrl/u_trig1" PIN 
"U_ila_pro_1/ila_pro_1/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_ram/g_bram/0/u_bram/ram_rt0_s1_s16_if/ram_rt0_s1_s16_i/newSim3134.B_pins<31>"
;
PIN 
"U_ila_pro_0/ila_pro_0/i_no_d/u_ila/i_intcap/u_capstor/i_case1/i_rt0/u_ram/g_bram/1/u_bram/ram_rt0_s1_s4_if/ram_rt0_s1_s4_i/newSim2348.A_pins<31>"
= NET "icon_control0<0>" BEL