⭐ 欢迎来到虫虫下载站！ | 📦 资源下载 📁 资源专辑 ℹ️ 关于我们
⭐ 虫虫下载站
📤 上传资源

📄 top.sap

📁 ACTEL A3P StartKit FPGA开发全套文挡（含测试源码）
💻 SAP
字号:
🔍 

d Data_Block_intance.LED_Flashing_instance.flashing_counter;

gi Qaux[2:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d Data_Block_intance.count8_intance;

gi Qaux[0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:Data_Block_intance.count8_intance.un1_aclr_7";
ai .async_set "n:Data_Block_intance.count8_intance.un1_sload_7";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi Qaux_5[7:0];
ai .rtl_dangling_pins "OUT[0]";


gi Qaux[1];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:Data_Block_intance.count8_intance.un1_aclr_6";
ai .async_set "n:Data_Block_intance.count8_intance.un1_sload_6";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi Qaux[2];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:Data_Block_intance.count8_intance.un1_aclr_5";
ai .async_set "n:Data_Block_intance.count8_intance.un1_sload_5";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi Qaux[3];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:Data_Block_intance.count8_intance.un1_aclr_4";
ai .async_set "n:Data_Block_intance.count8_intance.un1_sload_4";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi Qaux[4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:Data_Block_intance.count8_intance.un1_aclr_3";
ai .async_set "n:Data_Block_intance.count8_intance.un1_sload_3";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi Qaux[5];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:Data_Block_intance.count8_intance.un1_aclr_2";
ai .async_set "n:Data_Block_intance.count8_intance.un1_sload_2";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi Qaux[6];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:Data_Block_intance.count8_intance.un1_aclr_1";
ai .async_set "n:Data_Block_intance.count8_intance.un1_sload_1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi Qaux[7];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:Data_Block_intance.count8_intance.un1_aclr";
ai .async_set "n:Data_Block_intance.count8_intance.un1_sload";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d lcd_instance;

gi state[0:8];
ai .clock "NONE";
ai .clock_edge "rise";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi lcd_rs;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:SW1_i";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi char_mode[1:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi count[3:0];
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi finished;
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:SW1_i";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

gi lcd_data[7:4];
ai .clock "NONE";
ai .clock_edge "rise";
ai .clock_enable "n:lcd_instance.un1_reset_2";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

n work TOP def_arch;
gi R_nW_LCD; ai .rtl_const false;
av .syn_compile_point 1;
av .compile_point_name TOP;

d Data_Block_intance.SW7_count;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.5.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.12.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.6.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.2.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.1.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.8.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.10.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.4.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.21.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.14.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.23.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.17.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.11.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.18.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.19.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.20.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.13.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.7.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.3.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.9.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.15.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.22.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

d CLK_DIVIDER_intance.GEN_label.16.clk_div;

gi Q_net;
ai .clock "NONE";
ai .clock_edge "rise";
ai .async_reset "n:SW1";
gp C;
ap .is_clock 1;
ap .clock "NONE";
ap .clock_edge "rise";

⌨️ 快捷键说明

复制代码 Ctrl + C
搜索代码 Ctrl + F
全屏模式 F11
切换主题 Ctrl + Shift + D
显示快捷键 ?
增大字号 Ctrl + =
减小字号 Ctrl + -