lreg.v

来自「windowsxp/2000下驱动程序开发软件winddriver6.0」· Verilog 代码 · 共 25 行

// by jg 2005/11/16
// lreg.v ver1.0
module lreg(
             clk,
             d,
             ena,
             q,
             clrn
            );
input clk;
input d;
input ena;
input clrn;
output q;

reg q;
always @(posedge clk or negedge clrn)
  if(!clrn)
    q<=1'b0;
  else
	if(ena)
	  q<=d;
	else
	  q<=q;
endmodule