📄 lreg.v
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// by jg 2005/11/16
// lreg.v ver1.0
module lreg(
clk,
d,
ena,
q,
clrn
);
input clk;
input d;
input ena;
input clrn;
output q;
reg q;
always @(posedge clk or negedge clrn)
if(!clrn)
q<=1'b0;
else
if(ena)
q<=d;
else
q<=q;
endmodule
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