📄 fpga313czkz.hier_info

📁 windowsxp/2000下驱动程序开发软件winddriver6.0
💻 HIER_INFO
📖 第 1 页 / 共 5 页
字号:
上一页 1 2 3 45
|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g17
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g18
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g19
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g20
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g21
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g22
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g23
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g24
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g25
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g26
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g27
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g28
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g29
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g30
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g31
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g32
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g33
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g34
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g35
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g36
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g37
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g38
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g39
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g40
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g41
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g42
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g43
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g44
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g45
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g46
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g47
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g48
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g49
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g50
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g51
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g52
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g53
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g54
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g55
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g56
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g57
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g58
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g59
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g60
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g61
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g62
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g63
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g64
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|lamp:m3|lamp_light:u2|lreg:g65
clk => q~reg0.CLK
d => q~reg0.DATAIN
ena => q~reg0.ENA
q <= q~reg0.DB_MAX_OUTPUT_PORT_TYPE
clrn => q~reg0.ACLR


|fpga313czkz|parallel_port:m4
clk => tr_buf[6].CLK
clk => tr_buf[5].CLK
clk => tr_buf[4].CLK
clk => tr_buf[3].CLK
clk => tr_buf[2].CLK
clk => tr_buf[1].CLK
clk => tr_buf[0].CLK
clk => selctin_1.CLK
clk => rbus_full_trig.CLK
clk => para_dir~reg0.CLK
clk => delay_count0[15].CLK
clk => delay_count0[14].CLK
clk => delay_count0[13].CLK
clk => delay_count0[12].CLK
clk => delay_count0[11].CLK
clk => delay_count0[10].CLK
clk => delay_count0[9].CLK
clk => delay_count0[8].CLK
clk => delay_count0[7].CLK
clk => delay_count0[6].CLK
clk => delay_count0[5].CLK
clk => delay_count0[4].CLK
clk => delay_count0[3].CLK
clk => delay_count0[2].CLK
clk => delay_count0[1].CLK
clk => delay_count0[0].CLK
clk => parallel_rd[7]~reg0.CLK
clk => parallel_rd
上一页 1 2 3 45
⌨️ 快捷键说明

复制代码 Ctrl + C
搜索代码 Ctrl + F
全屏模式 F11
切换主题 Ctrl + Shift + D
显示快捷键 ?
增大字号 Ctrl + =
减小字号 Ctrl + -